Усилитель записи-считывания

Усилитель записи-считывания

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к интегральным биполярным схемам оперативной памяти. Целью изобретения является повышение надежности и увеличение быстродействия усилителя. Усилитель записи-считывания содержит группу разрядных, элементов I, каждый из которых включает управляющие транзисторы 2 и 3 п-р-п-типа, шину 4 питания , резисторы 7,8, разрядные шины 11,12, п-р-п-транзисторы 13,14 считывания , управляющие п-р-п-транзисторы 19 20. 2 ил.

СООЗ СОВЕТСНИХ

РЕСПУБЛИН

„,Я0„„1437913 . А1 (51)4 G 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, Н АВ ЮРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР .

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4162461 /24-24 (22) 10.12.86 (46) 15,11 88. Бюп. Р 42 (72) В.Н.Савенков, В.Г.Стахин,, А.Э.Нестеров и В.Н.Дятченко (53) 681.327.6 (088.8) (56) Патент США.У 4078261, кл. С 1 lС7/00,,опублик. 1978.

IFFE J, of Solid-State Circuits, 1984, v SC-1.9, У 3, р. 292. (прототип), (54) УСИЛИТЕЛЬ ЗАПИСИ-СЧИТЫВАНИЯ (57) Изобретение относится к вычислительной технике, в частности к интегральным биполярным схемам оперативной памяти. 11елью изобретения asляется повышение надежности и увеличение быстродействия усилителя. Усилитель записи-считывания содержит группу разрядных, элементов 1, каждый иэ которых включает управляющие транзисторы 2 и 3 п-р-п-типа, шину 4 питания, резисторы 7,8, разрядные шины

ll,l2, п-р-и-транзисторы 13,)4 считывания, управляющие и-р-и-транзисторы 19 ° 20, 2 кп.

1437913 I5

Усилитель з аписи-считывания (фиг, 1) содержит группу разрядных элементов

1, каждый разрядный элемент 1 включает первый 2 и второй Э управляющие п-р-п-транзисторы, коллекторы кото- 20 рых подключены к шине 4 питания, базы, объединенные соответственно с базами одноименных транзисторов остальных разрядных элементов 1, являются соответственно первым 5 и вторым

6 управляющими входами считывания устройства, первый 7 и второй 8 резисторы, первые выводы которых подключены к эмиттерам соответственно первого и второго 2 и 3 управляющих тран- 30 эисторов, вторые их выводы являются соответственно первым 9 и вторым 10 информационными входами данного разрядного элемента 1, подключенными соответственно к первой 11 и второй 12 разрядным шинам соответствующего разряда накопителя, первый 13 и второй 14 и-р-и-транзисторы считывания, коллекторы которых, объединенные соответственно с коллекторами однои" 40 менных транзисторов остальных разрядных элементов 1, являются соответственно первым 15 и вторым 16 информационными выходами устройства, базы подключены к вторым выводам соответст-45 венно первого 7 и второго 8 резисторов, а объединенные эм ттеры являются входом 17 считывания данного разрядного элемента l подключенным к шине 18 коммутируемого тока считывания, третий 19 и четвертый 20 управляющие п-р-п-транзисторы, коллекторы которых подключены к шине 4 питания, базы, объединенные соответственно с базами одноименных транзисторов остальных разрядных элементов 1, являются соответственно третьим 21 и четвертым 22 управляющими входами sanucu устройства, эмиттеры подключены

Изобретение относится к вычислительной технике, в частности к интегральным биполярным схемам оперативной памяти.

Целью изобретения является повыше5 ние надежности и увеличение быстродействия усилителя.

На фиг. 1 представлена принципиальная электрическая схема предлагаемо- lð го усилителя; на фиг ° 2 — электрическая схема усилителя с частью накопителя и выходного буфера для пояснения его работы. к вторым выводам соответственно первого 7 и второго 8 резисторов.

На фиг.2 совместно с усилителями приведена часть накопителя, содержа-, щая матрицу ячеек памяти 23, разрядные первые и вторые выводы которых

s каждом столбце обьединены соответственно первыми и вторыми разрядными шинами 11 и 12, словарные первые и вторые выводы в каждой строке объединены соответственно первыми и вторыми 24 и 25 словарными шинами, из которых первые являются также входами словарной выборки, а вторые подключены к выходам источников 26 тока хранения, входы которых подключены к отрицательной шине 27 питания, каждая ячейка памяти 23 включает первый и второй двухзмиттерные транзисторы

28 и 29, первые эмиттеры которых являются соответственно первым и вторым разрядными выводами, а объединенные вторые эмиттеры являются вторым словарным выводом, а также первый и второй резисторы 30 и 31, шунтированные соответственно первым и вторым диодами 32 и 33, объединенные первые выводы и аноды которых являются первым словарным выводом, а соответственно объединенные вторые выводы и катоды подключены соответственно к объединенным базе второго и коллектору первого транзисторов 29 и 28 и базе первого и коллектору второго транзисторов 28 и 29, в каждом. разряде (столбце) содержатся первый, второй и третий коммутирующие транзисторы 34,35 и 36, коллекторы которых подключены соответственно к первой и второй разрядным шинам 11 и 12 и шине.18 коммутирующего тока считывания, объединенные базы являются входом 37 разрядной выборки, а эмиттеры, соответственно объединенные с эмиттерами одноименных транзисторов других разрядов, подключены к выходам соответственно первого и второго источников разрядного тока и тока считывания

38, 39 и. 40, входы которых подключены к отрицательной шине питания. Приведенная часть выходного буфера 41 содержит выходной ЭСЛ-ключ 42 с дифференциальным входом и входной каскад

43, включающий первый и второй резисторы 44 и 45 нагрузки, первые выво" ды которых подключены к шине 4 питания, вторые выводы подключены к входам выходного ЗГЧ-ключа 42. з 143791

Усилитель работает следующим образом.

В режиме считывания он взаимодействует с ячейкой, расположенной в выбранной строке с высоким потенциа5 лом по шине 24 и в выбранном разряде, в разрядные шины которого по сигналу по шине 37 разрядной выборки транзисторами 34, 35 коммутируются разряд-1б ные токи, В выбранный разряд аналогично коммутируется также и ток считывания I Ä . На управляющие входы

5 и 6 считывания задается высокий логический уровень 1J „,„, равный 15

1 высокому логическому уровню 1J выбранной словарной шины 24, На управляющие входы записи 21 и 22 задается некоторый средний уровень 11 „.,„ .р который выбирается в пределах

U (U cU сш d„, 3n.ñð Ьх. c t

В рассматриваемом режиме считывания в соответствии с приведенным неравен- 25 ством упрявляющие транзисторы 19 и

20 з аписи в статическом со сто янин заперты. Включаются они только в переходном режиме (смене адресов строк или столбцов, переход к режиму запи- ЗО си или обратно) при появлении отрицательных выбросов по разрядным шинам.

При включении данные транзисторы фиксируют потенциал разрядных шин и предотвращают снижение его ниже уровня

Us„,„.ð — 1Jd3 „(Здесь и далее 1163 < прямое падение напряжения на эмиттерном переходе транзистора с номером позиции на чертеже, соответствующим индексу). Логические уровни "1 на 4О словарныхшинах 24 и управляющих входах

5 и 6 считывания U „U, „íå требуют стабилизации, поскольку задаются от стабильного потенциала шины 4 питания (со сдвигом уровня на эмиттериом пов- 45 торителе), В соответствии с приведенным равенством ток Т одной из РШ (например, второй 12, в выбранной ячейке соответствейно транзистор 28 открыт, а 29 — закрыт) протекает в управляющий транзистор 3. Ток другой разрядной шины 11 делится между управляющим транзистором 2 и транзистоФ ром 28 ячейки. Величина тока Ið, протекающего в ячейку, определяется соотношением

I рш. К2

gU Ц я * + н в сильной степени зависит от разброса сопротивления в ячейке R и технологического разброса и температурного ухода коэффициента усиления

Управляющий транзистор считывания и транзистор ячейки в этом случае работают как эмиттерно-связанная пара в

3CI1-ключе. Ток одной из РШ полностью протекает в ячейку, другой — в управляющий транзистор. Такое распределение токов достигается соответствующим выбором потенциала U „,. относительно потенциалов в ячейке. Корректирующий резистор в эмиттерной цепи управляющего транзистора (типовое значение

О,! кОм) не изменяет данного расп" ределения токов, а только немного увеличивает ширину активной зоны- переключения в упомянутых эмиттерно-csas,âíных парах и уменьшает крутизну передаточной характеристики в этих зонах.

Запас помехоустойчивости, определяемой величиной AU„, за вычетом ширины активной зоны с учетом зависимости

4Uq< от разброса R и р имеет существенно меньшее значение, чем в стандартных ЭСЛ, и на надежность считывания оказывает влияние аопротивление шин металлизации и другие факторы, зависящие от положения выбранной ячейки в строке и столбце. В рас?р кз

dy ъ-3

4 где К,, R, — величина резисторов с номером позиции на чертеже, соответствующим индексу; р коэффициент усиления транзисторов.

С учетом этого соотношения, пренебрегая разностью величин П, зависябэ щих от тока, и принимая во внимание р„» 1, логический перепад в выбранной ячейке будет выражаться как

1 О R2 ТРш ,211 =Б - U U

2ц Э2

+ J3

" 3о где U „ — падение напряжения на открытом фиксирующем диоде 32 в ячейке.

В обычном известном режиме выборки, используемом и в приведенных аналогах и прототипе, логический neperrap, В ячейке

91 3 6

Усилитель записи-считывания, содержащий первый и второй управляющие п-р-п-транзисторы, коллекторы которых подключены к шине питания, базы являются соответственно первым и вторым управляющими входами считывания усилителя, первый и второй элементы согласования на резисторах, первые выводы которых подключены к эмиттерам соответственно первого и второго управляющих транзисторов, а вторые выводы резисторов являются соответственно первым и вторым информационными входами усилителя, первый и второй и-р-и-транзисторы считывания, коллекторы которых являются соответственно первым и вторым информационными выходами усилителя, базы соединены с вторыми выводами соответственно первого и второго резисторов, а эмиттеры объединены и являются уходом считывания усилителя, отличающийся тем, что, с целью повьппения надежности и быстродействия усилителя, он содержит дополнительные третий и четвертый управляющие п-р-п-транзисторы, коллекторы которых подключены к шине питания, базы являМтся соответственно третьим и четвертым управляющими входами записи усилителя, а эмиттеры подключены к вторым выводам соответственно первого и второго резисторов.

5 1437 сматриваемом усилителе при считывании эмиттерно"связанные пары управляющих транзисторов и транзисторов ячеек работают за счет резисторов 7 8

Э

5 не как логические элементы (с активной зоной на передаточной характеристике), а в линейном реяжме. При этом .зона переключения отсутствует, а работоспособность при считывании сохра- 0 няется, пока д Иэ„ 0 и I«) О, поскольку дифференциальный усилитель считывания усиливает даже минимальный логический переход на РШ, определяемый выражением 15

Таким образом запас помехоустойчивости увеличивается от величины .. 20

U эю

1/2(вуич - 2 р 1n — -) - где и

25 мВ при комнатной температуре — в обычном режиме считывания до величины . А!1„„. Цепь обратной связи 25 ослабляет влияние разброса коэффициента усиления. Фактор ослабления, как видно из выражения для йИд,, определяется отношением К,/К, с<1 (типовые значения величин резис оров составля- 30 ет К кИм, Кэр 20-50 к0м).Обратная связь ослабляет также влияние разброса высокоомпах резисторов 30, 31 ячейки. Суммарно относительно влияния различных факторов, действие данной цепи обратной связи направлено на стабилизацию логического перепада в выбраной ячейке. Регулировка достигается путем изменения режима перераспределения токов разрядных шин .а зависимости от положения конкретной выбранной ячейки в строке и столбце. Разность токов коллекторов транзисторов 13 и 14 считывания фик сируется нагрузочньпк резисторами

44 и 45 входного каскада 43 выходного буфера. Выходной ключ 42 преобразует дифференциальный сигнал входного каскада в стандартный выходной сигнал ЭСЛ-сигнал.

В режиме записи управляющие транзйсторы 2 и 3 считывания отключаются, а вместо них включаются транзисторы

19 и 20,. записи (управление записью с помощью транзисторов 2 и 3 с ревиста- 55 рами 7 и 8 в эмиттерных цепях и линейным режимом работы благодаря этим резисторам неприемлемо из"за неприемлемого снижения быстродействия при таком управлении) . Дпя отключения транзисторов 2 и 3 достаточно на один из управляющих входов б (или 5) задать уровень логического "0". Ка уп" равляющие входы 21 и 22 записи задаются, аналогично известным усилителям, уровни логического "0" и "1". Дпя отключения при записи транзисторов 2 и

3 из-эа наличия резисторов 7 и 8 в их эмиттерных цепях достаточно совпадения логических уровней на управляющих входах 5, 6 и 21, 22. При отключении управляющих транзисторов считывания запись осуществляется так же, как и в обыЧных известных усили" телях. Формирование уровня П;, „с U ° приводит.к включению тока I щ в ранее запертый транзистор 29 выбранной ячейки памяти. Формирование урове„ „ 7 U „ для эапирания р н е открытого транзистора 28 носит вспомогательный характер и служит для ускорения процесса перезаписи.

Формул а изобретения

1437913

Puc z

Составитель В. Гордонова

Редактор И. Бандура Техред Ч.Дидык

Корректор 11.Король

Заказ 5899/51 Тираж 590 Подписное

В11ИИПИ Государственного коиитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.; д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4