Преобразователь кодов

Преобразователь кодов

Иллюстрации

Показать все

Реферат

 

Изоб ретение относится к вычислительной технике и может быть использовано для преобразования двоич ного кода в код Фибоначчи. Целью изобретения является повышение быстродействия . Преобразователь содержит коммутатор 1, сумматор 2, регистр 3, блок 4 памяти, блок 5 сравнения кодов , блок 6 управления. 1 з.п. ф-лы, 3 табл., 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ai> 4 И 03 И 13/12

ОПИОАНИЕ ИЗОБРЕТЕНИЯ

f )

1 с@1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТИРЫТИЙ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 41 15702/24-24 (22) 08.09.86 (46) 15.11.88. Бюл. У 42 (72) А.I1.Стахов, Н.А.Соляннченко, В.В.Замчевский, В.В.Сержанов и С.И,Золотарев (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 662933э кл. 6 06 F 5/02 ° 13/12þ

1979.

„„SU„„1438008 А1 (54) 11РЕОВРАЗОВАТЕЛЬ КОДОВ (57) Изобретение относится K вычислительной технике и может быть использовано для преобразования двоичного кода в код Фнбоначчи. Целью изобретения является повышение быстродействия. Преобразователь содержит коммутатор 1, сумматор 2, регистр 3, блок 4 памяти, блок 5 сравнения коpîâ, блок 6 управления. s.ï. ф-лы, 3 табл., 3 ил.

1 1438008 2

Изобретение относится к вычислительной технике и может быть использовано для преобразования двоичного кода в код Фибоначчи.

Цель изобретения — повышение быстродействия преобразователя.

На фи-.1 приведена функциональная схема преобразователя кодов „ на фиг.2 — функциональная схема блока управления; на фиг.3 — - временные диаграммы работы преобразователя кодов.

Преобразователь кодов содержит коммутатор 1,, сумматор 2, регистр 3„, блок 4 памяти, блок 5 сравнения ко-: дов и блок 6 управления, Блок 6 управления образуют элементы ИПИ 7 и 8,, элементы НЕ 9 и 10, элементы И 11-13, регистры 14 и 15, 2g триггеры ll6 и 17 и счетчик 18.

Преобразователь кодов работает следующим образом.

На второй вход блока б управления поступает тактовая частота. После 25 того, как на:входную шину преобразователя подается преобразуемый двоичный код, на первый вход блока 6 управления поступает команда "Начало преобразования". По этой команде ЗО регистры 14 и 15 и счетчик 18 обнуляются, триггер 16 устанавливается в состояние единицы, а триггер 17 — в состояние нуля, коммутатора 1 подключает информационные входы регистра 3 к входной шине и по сигналу, поступающему на управляющий вход регистра 3 с выхода элемента ИЛИ 8, происходит запись информации в регистр 3, по=ле чего с выхода регистра 3 информация подается на второй вход блока

5 сравнения кодов.

Счетчик 18 формирует адрес экви-валента веса кода Фибоначчи, который необходимо подать на первые входы

45 блока 5 сравнения кодов с блока 4 памяти.

В начальный момент преобразования содержимое счетчика 18 равно нулю, что указаывает на нулевой адрес, по которому записан эквивалент старшего веса кода Фибоначчи. Значение адре"а со счетчика 18 поступает на третьи входы блока 4 памяти.

Триггер 17 делит тактовую частоту пополам. По приходу первого тактового импульса он устанавливается B состояние единицы. С прямого выхода триггера 17 на первый вход блока 4 памяти пос.тупает импульс "Разрешение считывания . По приходу этого импульса на вторых выходах блока 4 памяти появляется двоичный эквивалент веса кода

Фибоначчи.

При помощи блока 5 сравнения кодов производится сравнение кодов, поступающих с выходов регистра 3 и блока

4 памяти. На первом выходе блока 5 сравнения кодов появляется единица, если содержимое регистра 3 больше, чем вес кода Фибоначчи, в противном случае на этом выходе присутствует нуль. На втором выходе блока 5 сравнения кодов появляется единица в том случае, если содержимое регистра

3 больше нуля. Эти сигналы поступают на третий и четвертык входы блока

6 управления. При помощи элементов

ИЛИ 7 и НЕ 9 формируются два разряда выходного кода, которые по переднему фрснту импульса, формируемого элементом И 12, записываются в регистры

14 и 15, и производится сдвиг на один разряд, причем в регистр 14 производится запись четных разрядов кода, а в регистр 15 — нечетных.

После этого будет полностью сформирован второй адрес для блока 4 памяти. Этот адрес состоит из двух частей.

Первую часть (два младших разряда адреса) составляют последние два разряда выходного кода, которые снимаются с выходов регистров 14 и 15, причем разряд, снимаемый с выхода регистра 14, определяет разряд адреса с весом дза,. а разряд, с«имае«ый с выхода регистра 15, определяет разряд адреса с весом один. Вторую .. часть (оставшееся разряды адреса) составляет адрес, сформированный счетчиком 18.

По приходу второго тактового импульса триггер 17 изменяет свое coc-.îÿíèå и на второй вход блока 4 памяти поступает команда "Разрешение считывания, после чего на вход сумматоlt ра 2 поступает двоичный эквивалент веса кода Фибоначчи, подлежащий вычитанию. Однако так как положительные веса записаны з дополнительном коде, а отрицательные — в прямом, операция вычитания заменяется операцией сложения., По сигналу, поступающему на управяяющий вход регистра 3, результат сложения через коммутатор 1 записывается B регистр 3. Одновременно со38008

0 О 1 1 0 0

У веса 10 9 8 7 6

Вес 34 -21 12 -8 5

Код 1 1 0 1 1

5 4 3 2 I

-3 2 -1 1 0

0 1 1 1 I, з

14 держимое счетчика 18 увеличивается на единицу.

Первый такт преобразования закончен.

Все такты преобразования, кроме последнего, отличаются от описанного тем, что в них не производится обнуление регистров и не записывается информация из входной шины (так.как отсутствует команда "Начало преобра-, зования").

Последний такт преобразования отличается тем, что по приходу и-го тактового импульса на выходе переноса счетчика 18 появляется импульс переноса, который устанавливает триггер

16 в нулевое состояние, что, в свою очередь, запрещает прохождение тактовых импульсов через элемент И 11. К этому моменту выходной код полностью сформирован и записан в регистрах

14 и 15, начиная с вторых разрядов, так как после записи информации происходит сдвиг

Таким образом, цикл преобразования закончен, выходной код находится в регистрах 14 и 15, выходы которых образуют выходную шину, причем выходы регистра 14 — четные, а выходы регистра 15 — нечетные разряды выходного кода.

Пусть разрядность выходного кода

N=10. На вход преобразователя поступает число +12. В двоичном коде онопредставляется как

Зн. 16 8 4 2 1

0 0 1 1 0 0

По приходу команды "Начало преобразования" коммутатор 1 подключает входную шину к входам регистра 3 и импульсом с элемента ИЛИ 8 входная информация записывается в регистр 3 и подается на первый вход сумматора

2 и второй вход блока 5 сравнения кодов. Одновременно обнуляются регистры 14 и 15 и счетчик 18, а триггер ,16 устанавливается в состояние единицы»

На третьи входы блока 4 памяти поступает нулевой адрес, по которому записан двоичный эквивалент десятого что соответствует максимальной форме числа +12 в коде Фибоначчи, причем

35 веса кода Фибоначчи. При переходе в единичное состояние триггера 17 на первый вход блока 4 памяти поступает команда "Разрешение считывания", после чего на первые, входы блока 5 сравнения кодов поступает информация из блока 4 памяти. Таким образом, блок

5 анализирует два кода: с выхода регистра 3 — 0 01100 и с вторых выходов блока 4 памяти — 0 100010, В данном случае преобразуемая величина; меньше веса кода Фибоначчи и больше нуля..Поэтому на третий и четвертый входы блока 6 поступают соответственно 1 и 1. В результате этого элементы

ИЛИ 7 и НЕ 9 формируют два разряда выходного кода 1 1, которые по переднему фронту импульса с элемента И 12 записываются соответственно в регистры 14 и 15 ° и происходит сдвиг информации в этих регистрах.

Теперь полностью сформирован адрес для блока 4 памяти, поступающий на

его четвертые входы. Адрес будет равен 000011. Первые четыре старших би та - это адрес, сформированный счетчиком 18, а последние два бита — последние биты выходного кода, которые снимаются с вторых разрядов выходов регистров 14 и 15. По приходу второго тактового импульса происходит сложение кода, записанного в регистре

3, и кода, поступающего на вторые входы сумматора 2 с блока 4 памяти.

Регистр 3

Блок 4 памяти (первые вы- 1 1 0 0 1 1 ходы)

Е 1 1 1 1 1 1

По переднему фронту импульса с выхода элемента ИЛИ 8 результат операции сложения записывается в регистр 3 °

Первый такт преобразования закончен. Следующие такты преобразования осуществляются аналогично. Для наглядности пример преобразования числа

+12 представлен в виде табл.1 °

По окончании пятого такта работы преобразователя в регистрах 14 и 15 будет сформирован выходной код четные разряды записаны в регистре

14, а нечетные — в регистре 15.

5 14380

Для бопее полного понимания работы преобразователя ",ðèâåäåíû табл.2 и 3 — таблицы прошивки постоянных запоминающих устройств блока 4 памяти.

5 формула изобретения

1 . Прес бр аз ов атель кодов, содержаший регистр, выходы которого соедчне- о ны с первыми входами сумматора, и блок управления, первый выход которого соединен с управляющим входом регистра, отличающийся тем что, с целью повышения бы- 15 стродействия„ в него введены блок памяти, блок сравнения кодов и коммутатор, первые информационные входы

KoTopox О яВляются инфОрмационными входами преобразователя, выходы сое- 2О динены с информационными входами регистра, первый вход блока управления объединен с управляющим входом коммутатора и является установочным входом преобразователя, второй вход 25 блока управления является тактовым входом преобразователя, второй, третий,, четвертый и пятые выходы блока управления: соединены с соответствующими входами блока памяти, первые вы.. б ходы которого соединены с вторыми вхо" дами сумматора, выходы которого соединены с Вторыми информационными входами коммутатора, вторые выходы блока памяти соединены с первыми входами блока сравнения кодов, вторые входы которого соединены с выходами регистра, первый и второй выходы блока сравнения кодов соединены соответственно с третьим и четвертым входами блока управления, шестые выходы которого являются информационными выходами преобразователя.

2.Преобразователь по п.1, о т л и - 45 ч а ю шийся тем, что блок управления содержит триггеры, регистры, счетчик, элементы ИЛИ, элементы И, 08 б элементы НЕ, выход первого элемента

ИИ и выход первого элемента HE соединены с информационными входами первого и второго регистров, прямой вы- . ход первого триггера соединен с первым входом первого элемента И, выход которого подключен к входу второго элемента НЕ и единичному входу второго триггера, прямой и инверсный выходы которого подключены соответственно к первым входам второго и третьего элементов И,, выход второго элемента НЕ подключен к вторым входам второго и третьего элементов И, выход второго элемента И соединен с тактовыми входами первого и второго регистров„ выход третьего элемента

И ПОДключен к тактОвому ВхОДу счет чика и первому входу второго элемента ИЛИ, выход переноса счетчика соединен с нулевым входом первого триггера, установочный вход счетчика объединен с установочными входами первого и второго регистров, единичным и нулевым входами первого и второго триггеров и вторым входом второго элемента

ИЛИ и является первым входом блока управления, второй вход первого элемента И является вторым входом блока управления, первый вход первого элемента ИЛИ объединен с входом первого элемента НК и является третьим входом . блока управления, второй вход первого элемента ИЛИ является четвертым входом блока управления, Выход второ го элемента ИЛИ, прямой и инверсный выходы второго триггера являются соответственно первым — третьим входами блока управления,.информационные выходы счетчика являются четвертыми выходами блока памяти, информационные выходы счетчика и выходы младших разрядОв первого и второго регистров являются пятыми выходами блока управления, выходы разрядов первого и второго регистров являются шестыми выходами блока управления.

Таблица

1438008

Содержимое регистра 3

Текущий

Содержимое блока 4

Адреса блока 4

Такт ачения ер ве=. ходнь зряд да кода

01100 0000 0 100010

000011 10011

0001 0 001101

000101 0 01000 01

11111

0010 0 000101

001010 1 11011

000111

00ll 0 000010

001111 1 11110 11

00010

00000 0111 0 000001

010011 1 11111

Таблица 2..

Прощивка блока памяти сумматора (третьи входы — вторые выходы) 00000 0000000

00001 0010101

00010 1011111

00011 1110011

00100 0000000

00101 0000100

00110 1110011

+21

-34

- о

-13

-13

1111011

00111

01000 0000000

01001 0000011

01010 1111011

01011 1111110

01100 0000000!

-ср — ср

-ср, — ср

Π— ро

Таблица 3 Прошивка блока 4 памяти (четвертые входы - первые выходы) Вес кода Фибоначчи

Адрес Код

О 100010

0 001101

000 срв

001

010 О 000101

Oll О. 000010

100 0 000001 ср

01101 0000001

01110 1111110

01111 1111111

10000 0000000

10001 0000000

10010 1111111

1001 1 0000000

1438008 10

Продолжение табл.2!

438008 вх вх5у

Иач У установи Таю Тане прюlразоАюию црюКраяоЮа ию

tq 4 15 нс; tt Инс; tj <30нс;1 430ис; tq > 200нс

Фиг. 3

Редак тор А, Or ар

Заказ 5969/56

Тираж 929 Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

ll3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

<З3

0)3

Из иа„

BXS,, ЫПИи щ, в, Составитель О.Г. Неплохов

Техред М.Дидык Корректор Л.Патай