Устройство для контроля кодовой комбинации

Устройство для контроля кодовой комбинации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в аппаратуре передачи данных с повышенной достоверностью . Цель изобретения - повышение достоверности контроля, Устройство содержит два блока памяти, сигнатурный анализатор, сумматор по модулю., два, триггеры, счетчик,Информация,, поступающая в устройство, содержит контрольные признаки, образующиеся на матрицах - шифраторах, слова записываются в блок памяти по адресам , хранящимся в другом блоке памяти . Это один режим работы, В режиме выборки информации считывание происходит по тем же адресам, однако адреса позволяют считывать поочередно слова одинаковых строк или столбцов матриц, через которые проходит информационное слово. При возникнове- j НИИ ошибки контрольньй разряд не будет равен сигнатуре информационного слова. 2 ил, 1 табл, . 2 (О

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

>>".> >;> ffIЯЩ Ю

ОПИСР НИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬС 7ВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3825699/24-24 (22) 11. 12.84 (46) 23, 11,88. Бюл. ¹ 43 (75) В.В. Макаров „ Б.М. Лукин, Ю.П. Рукоданов и И.И. Воробьева (53) 681.3(088.8) (56) Авторское свидетельство СССР № 746528, кл. С 06 F 11/00, 1979.

Авторское свидетельство СССР

1059629, кл. G 06 F 29/00, 1983. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ КОДОВОЙ

КОМБИНАЦИИ . (57) Изобретение относится к цифровой вычислительной технике и может быть использовано в аппаратуре передачи данных с повышенной достоверностью. Цель изобретения — повышение

„„SU 3439597 А1 (51)4 G 06 F 11/10. С 08 С 13 00 достоверности контроля, Устройство содержит два блока памяти, сигнатурный анализатор, сумматор по модулю., два, триггеры, счетчик., Информация,. поступающая в устройство, содержит контрольные признаки, образующиеся на матрицах — шифра-..орах, слова записываются в блок памяти по адресам, хранящимся в другом блоке памяти. Это один режим работы. В режиме выборки информации считывание происходит по тем же адресам, однако адреса позволяют считывать поочередно слова одинаковых строк или столбцов матриц, через которые проходит информационное слово. При возникновении ошибки контрольный разряд не будет равен сигнатуре информационного слова. 2 ил, 1 табл.

1439597

Изобретение относится к цифровой вычислит ельной технике и может быт ь использовано в аппаратуре передачи данных с повышенной достоверностью.

Целью изобретения является повы,шение достоверности контроля.

На фиг. 1 изображена функциональная схема устройства для контроля кодовой комбинации, на фиг. 2 — функ- 10 циональная схема сигнатурного аналн— затора.

Устройство (фиг.1) соцержит первый блок 1 памяти, сигнатурный ана-. лизатор 2, сумматор 3 по модулю два, 15, триггеры 4-6, счетчик 7, первый элемент И 8, элементы ИЛИ 9 и 10, элементы И-HE 11 и 12, второй элемент

И 13, элементы 14-16 задержки, второй блок 17 памяти, элементы ИЛИ-НЕ 20

18 и 19, информационный вход 20 устройства, тактовый вход 7-1 устройства, установочный вход 22 устройства, вход

23 задания режима работы устройства, . выход 24 неисправности устройства, . 25 информационный выход 25 устройства, выход 26 окончания контроля устройства.

Сигнатурный анализатор 2 (фиг.2) содержит сумматор 27 по модулю два и регистр 28 сдвига, Сообщение, поступающее на информационный вход 20 устройства, состоит из информационных и контрольных разрядов, причем контрольные разряды образуются из информационных матричным способом. Например, при 16 информационных разрядах они компануются в три различные матрицы Д1, Д2, ДЗ размером 4х4.

Иатрица Д2 образуется из матрицы

Д1 следующим образом: нижняя строка матрицы Д1 используется как диагональ матрицы Д2, на оставшиеся места записываются по порядку остальные информационные разряды.

Иатрица ДЗ образуется из матрицы

Д2 следующим образом: ;няя диагональ матрицы Д2 используется как диагональ матрицы ДЗ, остальные информационные разряды записываются по порядку, если брать их по столбцам.

Если обозначить информационные разряды И01, ИО2, ° ° °, И16, контроль- ные разряды Р1, Р ., РЗ, Р4, С1, С2, СЗ, С4, то сообщение поступает в следующей последовательности: И01, И02, И16, Р1...Г4, С1...С4.

Используя зти обозначения матрицы

Д1, Д2, ДЗ и контрольные разряды можно п р едс та в ит ь в сл е дующем в иде:

ИО1, ИО

И05, ИО

Д1= ИО9, И1

И13, И1

Ñ1 i, С12, С13, С14

Здесь Р1 и С1 являются суммой по модулю два i-го столбца и i-й строки матрицы Д1 соответственно.

Точно также формируются значения

Р2;, РЗ, С2,, СЗ. для матриц Д2 и

ДЗ.

И16„

ИО4, Д2=ИО7, И10, ИОЗ Р21

И06 Р22

ИО9 Р23

И13 Р24

ИО1 ИО2, И15 ИО5„

ИО8, И14, И11, И12, С24

С22, С23, И16, И04

И11, И14,.

ИО6, C2f, И10, И08, ДЗ=И05, ИОЗ, С31, С32, СЗЗ, С34

С1=С116С21ЮС 31®1, C 2=C 1 2ЩС2 2®СЗ 261, СЗ=С1МС23ЮС3391, С4=С14®Ñ249Ñ3491, Р1=Р11УР219Р31®1;

Р2=Р 12ЮР22ОР 3291, РЗ=Р1 ЗЮР23ЮР 3 3®1;

Р4=Р1 49Р 249Р 349+;

Применение такого тройного кодирования позволяет повысить контролирующую способность кода.

Устройство для кон 1 роля такой ко= цовой последовательности работает следующим образом.

Перед началом работы сигналом по установочному входу 22 устройства происходит установка в нулевое состояние сигнатурного анализатора 2, первого триггера 4 и счетчика 7.

Начинается прием сообщения, поступающего на информационный вход 20 устройства. При этом на вход 23 задания режима работы устройства подается единичный потенциал.

Сигналы на информационный вход 20 устройства поступают синхронно с импульсами, поступающими на тактовый вход 21 устройства, причем тактовые сигналы имеют частоту в четыре раза больше, чем частота следования информационных сигналов. Сигналы с тактового входа 21 устройства поступают на счетный вход

3959; з 14 счетчика 7 и тактовый -вход первого блока 1 памяти. Счетчик 7 начинает считать. В том случае, когда два млад ших разряда счетчика находятся н »улевом состоянии, на выходе второго элемента ИЛИ-НЕ 19 появляется единичный сигнал, который поступает ка вход чтения/записи первого блока 1 памяти, как сигнал записи, В этот момент осущестнляется запись информа ционного символа в блок 1 памяти по адресу, определяемому выходными сигналами второго блока 17 памяти. Содержимое второго блока 17 приведено в таблице.

Таким образом, приходящее сообщение записывается в адреса А01

А16,АР1,...,AP4„ACi,...,ÀÑ4 одноразрядного первого блока 1 памяти.

После этого изменяется сигнал на входе 23 задания режима устройства и на входе чтения/записи первого блока 1 памяти постоянно устанавливается нулевой сигнал, означающий режим чтения.

Начинается выборка информации из первого блока памяти по тактовым импульсам.

Адрес блока 1 памяти снова определяется содержимым второго блока 17 памяти. Адреса, хранящиеся во втором . блоке 17 памяти, позволяют, как это . видно из таблицы, вызывать поочередно информационные символы одинаковых строк или столбцов всех трех матриц (прочерком в таблице обозначается адрес, где содержится нулевая информация).

Информация, содержащаяся в адресах 11100000-11111111, повторяет информацию, содержащуюся в адресах

01100000-01111111.

Считываемые биты из первого блока, 1 памяти поступают ка информационный вход триггера 5. Тактовые импульсы,,задержанные на первом элементе 14 задержки, поступают па тактовый вход второго триггера 5 и за»»псынают сч»»танную из перного блока 1 памяти информацию. Одновременно тактовые импульсы через первый элемент И-HE 11 поступают на тактовый вход сигнатурного анализатора 2, где происходит формирование сигнатуры ° ; ".Ом "лучае когда два младших разряда c«= ò«èêà

7 находя ся н единичном состоянии, второй элемент И-% 12 закрывает первый элемент И-Ш . 11 и сигнал ка тактоный вход сигнатурного анализатора не поступает.

Как только четыре младших разряда счетчика 7 устанавливаются в единич5 ное состояние, ка выходе первого элемента И 8 формируется едиккчкьп» сигнал, который разрешает прохождение тактового импульса через второй элемент И t3 и второй элемент 15 задержки на тактовый вход первого триггера

4. I(этому времени на втором триггере 5 находится один из контрольных разрядов, а на сигнатурном анализаторе 2 — сигнатура соответствующих строк или столбцов матриц Д1,Д2,ДЗ.

».сли сообщение принято правильно, то ка выходе сумматора 3 по модулю два .будет нулевой сигнал и первый триггер

4 останется в нулевом состоянии. При возникновении ошибки контрольный разряд ке будет равен сигнатуре информационных символов, триггер 4 установится в единичное состояние и бу2б дет поддерживаться н этом состоянии с помощью второго элемента ИЛИ 10.

Сигнал с выхода второго элемента

15 задержки через третий элемент 16 задержки и первый элемент ИЛИ 9 ycgp тананливает сигнатурный анализатор в исходное состояние, и начинается .проверка очередкого контрольного разряда.

На информационный выход 25 устрой ства поступает информация, считыва.емая из первого блока l памяти. Эта информация повторяет принятые информационные символы. IIo окончании проверки на входе 23 устройства сно"

40 ва устанавливается единичный потенциал.

После того как старший разряд счет. чика 7 установится в единичное со- стояние, счетчик 7 останавливается, формируется сигнал на выходе 26 оконча:.шя контроля устройства.

Ць»кл работы устройства завершен.

Ф о р и у л а и з î б р е т е и и я

Устройство для контроля кодовой комбинации, содержащее первый блок памяти, сумматор по модулю два и сигнатурный анализатор, причем информационные выходы спгнатурного анализатора соединены с соответствующими информационными входами сумматора по модулю два. о т л и ч а ю щ е е14

Адрес

Адрес

А01

011000 00

А01

000000 00

Ai6

10

1.0

А10

А02

01100100

А02

000001 00

А16

10 с я тем, что, с целью повышения достоверности контроля, в него введены второй блок памяти, счетчик, три триггера, три элемента задержки, два элемента ИЛИ-НЕ, два элемента И-НЕ,,два элемента И, два элемента ИЛИ, причем установочный вход счетчика, первый вход первого элемента ИЛИ и нулевой вход первого триггера объединены и образуют установочный вход устройства„ счетный вход счетчика, вход первого элемента задержки, тактовый вход первого блока памяти и инверсный вход первого элемента ИЛИНЕ объединены и образуют тактовый вход устройства, выходы двух младших разрядов счетчика соединены соответственно с первыми и вторыми прямыми входами первого и второго элементов

: ИЛИ-НЕ, инверсный вход второго элемента ИЛИ-НЕ является входом задания, режима работы устройства, выходы четырех младших разрядов счетчика соединены с соответствующими входами первого элемента И и адресными входами второго блока памяти, информационный выход которого сбединен с адресным входом первого блока памяти, информационный выход которого соединен с информационным входом второго триггера, прямой выход которого соединен с информационным входом сигнатурного анализатора, инверсный выход второго триггера соединен с соответствующим информационным входом сумматора по модулю два и информационным входом третьего триггера. ин° °

39597 6 версный выход которого является информационным выходом устройства, выход сумматора по модулю два соединен с первым входом второго элемента ИЛИ, б 1 выход которого соединен с информационным входом первого триггера, прямой выход которого соединен с вторым входом второго элемента ИЛИ и является выходом неисправности устройства, выход первого элемента задержки соединен с тактовым входом второго-триггера, первым входом первого элемента

И-НЕ и первым входом второго элемента И, выход которого через второй элемент задержки соединен с тактовым входом первого триггера и входом третьего элемента задержки, выход кото-. рого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с установочным входом сигнатурного анализатора, выходы двух младших разрядов счетчика соединены с соответствующими входами второго элемента

25 H-HE, выход которого соединен с вторым входом первого элемента И-НЕ, выход которого соединен с тактовым входом сигнатурного анализатора, выходы первого и второго элементов ИЛИ-НЕ соединены соответственно с тактовым входом третьего триггера и входом чтения-записи первого блока памяти, выход первого элемента И соединен с вторым входом второго элемента И, Зб выход старшего разряда счетчика соединен с входом запрета счета счетчика и является выходом окончания контроля устройства.

1439597

11родолаение табл!гцьт

А03

АОЗ

01

А02

А00

А04

А04

АОЗ

А07

А05

О!

А04

О1

А08

01

А06

01

А15

А11

АР2

А07

А05

А01

АР4

000010 00

000011 00 г

00, 111 00

0!О00О 00

010001 00

01001100

Ф

А16

01101000

011011 00

01110000

01110100

01111000

Х

1439597

Продолжение таблицы

А08

А06

10

А15

АС1

10

А07

АС2

А05

Af0

АС4

А08

А14

01

А11

А06

А14

01

А15

А11

А12

А10

А12

А08

А09

10

А02

А14

А13

А10

А11

01 О 1 О 1 00 00

:010101 00

01011100

100010 00

1 О О О 1 1 00

10010000

) 01111100

1000 00 ОО

100001 00

101101 00

1 О 1 1 1 О 00

1 0 1 1 1 1 00

А09

1439597

АОЗ

А06

АС2

АОЗ

А14

01

А02

А11

tO

А06

А04

А15

А07

А12

01

А05

А09

A0t

А16

А11

А13

А14

А13

10

А12

АР4

А15.

A0t

А12

А16

А09

10

А10

АСЗ

А04

АО5

А04

АОЗ

А08

АО"

10

11 I

100101 00

t 00110 00

100111. 00

101000 00

10 t 001 00

12

Продолжение таблицы

11000000

110001 00

11001000

11001100

11010000

> 439597

А08

А09

А06

А07

10

А15

А05

А12

А13

А10

А09

10

А02

АОЗ

А16

А02

А01

10

А16

А13

АС4

10101000

101011 00

101100 00

Продолжение таблицы

110101 00

10110 00

110111 00! 439597

К&3

Составитель В. Гречнев

Техред Л.Сердюкова Корректор В. ярняк

Редактор А. Ворович

Тираж 704

Заказ 6079/49

Подписное

В Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужг род, ул. Проектная, 4