Устройство для сопряжения эвм с периферийным устройством

Устройство для сопряжения эвм с периферийным устройством

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислиттгльной технике, в частности к устройствам для сопряжения ЭВМ с периферийными устройствами. Целью изобретения является повышение быстродействия и расширение номенклатуры периферийных устройств. Устройство содержит дешифратор команд, приемопередатчики данных, регистр прерывания , регистр управления, блок управления , буферную память управления, блок памяти ввода, блок памяти вывода , блок контроля четности, приемники «данных и управления, передатчики данных и управления, шифратор четно- :сти. 1 э.п. ф-лы, 4 ил.

А1

СВОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН! (19) (11) (S1)4 G 06 Р 13/24

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н A BTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 4226949/24-24 (22) 09.04.87 (46) 23.11.88. Вюл. У 43 (71) Институт кибернетики им. В.М.Глушкова (72) Н.И.Пинчук, В.И.Кудряшов, А.К.Школяренко и С.С.Шалугин (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 1224805, кл. G 06 Р 13/14, 1986.

Модуль электронный адаптеров интерфейсов ЕС 184070004 Е13.088.604. .(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ

С ПЕРИФЕРИЙНЫМ УСТРОЙСТВОМ (57) Изобретение относится к вычислитрельной технике, в частности к устройствам для сопряжения ЭВМ с периферийными устройствами. Целью изобретения является повышение быстродействия и расширение номенклатуры периферийных устройств. Устройство содервит дешифратор команд, приемопередатчики данных, регистр прерывания, регистр управления, блок управления, буферную память управления, блок памяти ввода, блок памяти вывода, блок контроля четности, приемники данных и управления, передатчики данных и управления, шифратор четно.сти. 1 э.п. ф-лы, 4 ил.

«396 3

Изобретение относится к вычисли тельной технике, в частности к устройствам для сопряжения ЭВМ с периферийными устройствами.

Целью изобретения является повы5 шение быстродействия и расширение номенклатуры периферийных устройств.

I!a фиг.1 представлена блок-схема устройства; на фиг.2 — схема блока памяти вывода; на фиг.3 — схема блока памяти ввода", на фиг.4 — схема блока управления.

Устройство содержит (фиг.1) дешифратор 1 команд, приемопередатчики

2 данны,блок 3 памяти ввода, блок

4 памяти вывода, буферную память 5 управления, регистр 6 управления, регистр 7 прерывания, блок 8 управле ния, блок 9 контроля четности, шифратор 10 четно" òè, приемники 11:äàíных, передатчики 12 данных, приемники 13 управления, передатчики 14 управления, шину 15 разрешения прямого доступа, шину 16 -ввода, шину

17 вывода, шину 18 адреса, шину 19 запроса прямого доступа, шину 20 за- проса прерывания, шину 21.,цанных, шину 22 ошибки, интерфейс 23 ввода-вывода периферийного устройства, входы и выходы 24-43 блоков устройства.

Блок 4 памяти вывода содержит (фиг.2) входной буферный регистр 44 одновибратор 45, выходной буферный регистр 46.

Блок 3 памяти ввода содержит (фиг.3) входной буферный регистр 47, одновибратор 48, выходной буферный регистр 49, элемент ПЕ 50.

Блок 8 управления содержит (фиг.4) элементы ИЕ 51-53, элемент 54

; 40 задержки, одновибратор 55,триггеры

56-58, элемент И-HI". 59-61, элемент

И 62-65, элемент !!ЛИ 66-68, элемент

И 69.

Системная шина ЭВМ вЂ” интерфейс микропроцессорной системы, на который выходит модуль центрального процессора, модуль памяти, модули периферийных устройств, в частности,это может быть системная шипа персональ- 53 ной профессиональной электронной вычислительной машины (ПП ЭВМ? ЕС 1840.

При программном обмене модуль центрального процессора захватывает уп равление системной шиной и выполня- 55 ет запись или чтение данных :s регистра периферийного устройства, При этом модуль центрального процессора,. устанавливая код шины 18 Адрес выбирает конкретный регистр периферийного устройства, формирует сигнал на одну из линий "Вывод" или "Ввод".

Информация пересылается по шине 21

"Данные".

В составе центрального процессора имеется контроллер прямого доступа в память (КПДП?, включающий несколько

Г каналов, содержащий регистры адреса па11яти, регистры длины массива, регистры состояния и регистры управления для каждого к" íàëà. Один из каналов К КПДП (самый приоритетный) используется для организации циклов регенерации информации, хранящейся в модуле памяти. Периодически данный канал захватывает управление системной шиной и„ обращаясь к модулю памяти, выполняет один цикл регенера-. ции, Остальчые каналы КПДП используются для организации обмена данны»и между модулем памяти и периферийными устройствами. Перед началом обмена по прямому доступу в память модуль центрального процессора выполняет программ"..рование КПДП. При этом, записывал информацию в регистры адреса памяти, регистр длины массива,регистры управления, модуль центрального процессора задает адрес начального участка-памяти, который участвует в обмене, длину этого участка и режимы обмена.

Затем КПДП,получив от устройства сигнал по шине I9 Запрос прямого доступа, устанавливает код на шину

18 "Адрес", по которому выбирается ячейка модуля памяти, и формирует сигнал на шине 15 "Разрешение прямого доступа", поступающий к устройству. После завершения указанных операций КПДП Формирует сигнал на одну из шин 17 "Вывод™ или 16 "Ввод".

Информация при этом пересылается по шинам 21 "Данные". Из содержи" мого регистра длины массива вычитается единица. Действия повторяются до тех пор, пока не будет передан весь массив данных.

Интерфейс ввода-вывода представляет собой унифицированную систему связи и сигналов между каналом ввода-вывода ЭВМ и устройствами управления периферийных устройств.

Устройство работает следующим образом.

3 14 396

В зависимости от конкретного состояния ЭВМ и периферийного устройства могут выполняться следующие последовательности ввода-вывода: II0следовательность сигналов началь5 ной выборки; последовательность сигналов выборки, вводимой абонентом; последовательность сигналов передачи данных; последовательность сигналов окончания операции (передача состолt(ия), Со стороны системной шины устройство имеет два порта ввода и два порта вывода: порт вывода данных, порт вывода сигналов управления и порт ввода данных, порт ввода сигналов управления. Данные, записываемые в порт ввода данных, помещаются в блок 4 памяти вывода, записываемые в порт вывода управляющих сигналов в регистр 6 управления.

При чтении порта ввода данных считывается информация из блока 3 памяти ввода. При чтении порта ввода управляющих сигналов считывается через буферную память 5 управления код состояния сигналов управления, формируемый периферийным устройством.

Последовательность сигналов начальной выборки начинается вьщачеймо- дулем центрального процессора адре.I са периферийного устройства. При этом модуль центрального процессора устанавливает на шину "Адрес" код адреса порта вывода данных, поступающий на вход дешифратора 1 команд, а на шину 21 "Данные" — адрес периферийного устройства, поступающий на вход приемопередатчика 2 данных.

После выполнения указанной операции глодуль центрального процессора выдает сигнал на шину 17 "Вывод", который поступает на вход дешифратора

45 команд. При этом дешифратор 1 команд вырабатывает цва сигнала: первый, разрешающий прохождение кеда адреса периферийного устройства через приемопередатчик 2 данных на инфор50 мационный вход блока 4 памяти вывода, и второй„ поступающий на вход записи этого блока. В результате происходит запоминание кода адреса периферийного устройства в блоке следующим образом (фиг.2). Кол адреса записыва55 ется во входной буферный регистр 44 по сигналу, Ггоступающеггу на вход записи по заднему фрон Г v Ko Гopot о ус13 а тала вливается внутрснний триггер запроса прерывания, Инверсный выход этого триггера поступает на инверсный вход запуска одновибратора 45.

На прямой вход запуска одновибратора 45 поступает высокий уровень с инверсного выхода буферного регистра 46. Поэтому одновибратор 45 формирует импульс, который поступает на вход считывания входного буФерного регистра 44 и вход записи выходного буферного регистра 46. Таким образом, код адреса переписывается из входного буферного регистра

44 в выходной буферный регистр 46.

Триггер запроса прерывания входного буферного регистра 44 сбрасывается, а выходного буферного регистра

46 устанавливается.

Затем должен быть выдан сигнал управления интерфейса ввода-вывода

АДР-К. Выполняется это следующим образом. Модуль центрального процессора устанавливает на шину 18 "Адрес код адреса порта вывода сигналов управления и на шину 21 "Данные" код, в котором есть логическая

"1" в разряде, соответствующем АДР-K.

Дешифратор 1 вырабатывает сигналы, обеспечивающие прохождение этого кода через приемопередатчики 2 и запись его в регистр 6 управления. С первой группы выходов регистра 6 управления часть разрядов, которые соответствуют сигналам идентификации (АДР-К, УПР-К, ИНФ-К), поступает на вход 34 блока 8 управления.

Последний формирует на выходе 40 сигнал, поступающий гга вход 26 считывания блока 4 памяти вывода, в результате с информационного выхода 28 блока 4 записанный ранее код адреса периферийного устройства поступает на входы дешифратора 10 четности и передатчика 12 данных. Шифратор

1О четности формирует контрольный разряд, поступающий на вход передатчика 12 данных, с выхода которого код адреса периферийного устройства с контрольным разрядом поступает на группу информационных шин интерфейса 23 ввода-вывода. С второй группы выходов регистра 6 управления код поступает в» вход передатчика 14 управления. С выхода последнего HB группу шин управления выдается сигнал АДР-К.

13 6 ды блока 9 контроля четности и блока 3 памяти.

АДР-A через приемники 13 управления поступает на вход .35 блока 8 управления, который вырабатывает два сигнала: сигнал, по которому производится запись принятого кода адреса в блок 3 памяти ввода, и сигнал, стробирующий блок 9 контроля четности, Последний, в случае четности принл" ,того кода адреса, вырабатывает сигнал, поступающий на шину 22 "Ошибка" системной шины.

В блоке 3 памяти ввода код адреса переписываетсл из входного буферного регистра 47 в выходной буферный регистр 49..

Модуль центрального процессора читает порт ввода управляющих сигналов и обнаруживает установленным разряд, соответствующий АДР-A. После этого читает порт ввода данных и проверяет код адреса периферийного устройства.

Затем модуль центрального процессора записывает в порт вывода данных код команды, а в порт вывода управляющих сигналов сигнал идентйфикации УПР-К. Таким образом, передается команда периферийному устройству, которое снимает код адреса и сбрасы-. вает АДР-А.

После -:.того модуль центрального процессора записью в порт вывода управляющих сигналов сбрасьвает УПР-К. ,Периферийное устройство устанавливает байт состояния на информационной шине и сигнал идентификации УПР-А.

Модуль центрального процессора чи-- " тает УПР-А, затем проверяет баит" состояния, устанавливает, а после сброса УПР-А сбрасывает сигнал идентификации ИНФ-К.На этом последовательность начальной выборки канала закан-. чивается. Возможны два режима пере-: дачи данных: под программным управлением и по прямому доступу в память. В первом случае модуль центрального процессора периодически проверяет наличие ИНФ-А или ожидает прерывания. При работе по прерыванию предварительно должен быть установлен в "1" разряд "Разрешение прерывания" в регистре 6 управления, выход которого заведен на вход разрешения регистра 7 прерывания. Последний, получив на вход сигнал

ИНФ-Л при установленном в "1" разря30

Периферийные устройства, получив

АДР-К, анализируют код адреса на информационных шинах интерфейса 23 ввода-вывода, в результате чего выбирается один из них, которому присвоен этот адрес.

Затем модуль центрального процессора выполняет аналогично еще одну запись в порт вывода управляющих 10 сигналов. Но, при этом в регистр 6 управления записывается код, в котором установлены в "1" разряды, соответствующие АДР-К, ВБР-К и РВБ-К.

После этого периферийное устройство, опознавшее свой адрес, вырабатывает сигнал РАБ-A который с группы шин управления поступает через приемник 13 управления на информационный вход буферной памяти 5 управ- -0 ления.

Модуль центрального процессора

1 читает порт ввода управляющих сигналов. При этом дешифратор 1 команд получив адрес порта ввода управляющих сигналов и сигнал по шине 16 ввод, вырабатывает два сигнала . сиг.нал, разрешающий передачу кода с выхода буферной памяти 5 управления на вход приемопередатчиков 2, и сигнал, разрешающий передачу кода через приемопередатчики 2 на шину

21 "Данные".

Модуль центрального процессора считывает этот код и проверяет установлен ли соответствующий РАБ-А

35 в разряд "1".

Затеи модуль центрального процессора записывает в порт вывода управляющих сигналов код, где разряду

АДР-К соответствует О, и таким об1l. 1!

40 разом сбрасывает АДР-К на интерфейсе ввода-вывода.

Сброс ЛДР-К с выхода регистра 6 управления передаетсч на вход блока

8 управления, который сбрасывает сиг45 нал на входе 26 считывания блока 4 папамяти вывода. В результате прекращается выдача через передатчики 12 данных кода адреса периферийного устf ройства и триггер запроса прерывания выходного буферного регистра 46 сбра- . сывается, Периферийное устройство. получив сброс АДР-К, устанавливает на инфор-. мационных шинах свой код адреса и сигнал АДР-Л на шинах управления, Код адоеса через приемники 11 данных поступает Hà информацис ные вхо- !

7

14396 де "Разрешение прерывания", формиру, ет на выходе сигнал, поступающий на шину 20 "Запрос прерывания". Модуль ,центрального процессора, обнаружив

ИНФ-А, записывает в порт вывода данных байт данных (при выполнении команды "Запись" ) и записью в порт вывода устанавливает сигнал ИНФ-К.

Затем, проверив сброс ИНФ-А, сбра- 10 сывает ИНФ-К.

При передаче по прямому доступу модуль центрального процессора программирует соответствующий канал

КПДП и устанавливает в "1" разряд 15

"Разрешение прямого доступа в память" регистра 6 управления, который заведен на вход 34 блока 8 управления. Последний, получив запрос с выхода 27 блока 4 памяти ввода, форми- 2р рует сигнал пзапрос прямого доступа", который принимает КПДП.

КПДП, захватив системную шину, устанавливает " Разрешение прямого

I и доступа, адрес ячейки памяти и сиг- 25 нал чтения памяти. Модуль памяти устанавливает содержимое ячейки на .шинах 21 "Данные", КПДП устанавливает сигнал "Вывод". В результате,как и в предыдущих случаях, байт данных gp запоминается в блоке 4 памяти вывода .в выходном буферном регистре 46.

Так как входной буферный регистр

44 остался не заполненным, то .в блок

8 управления продолжает поступать

35 запрос. Блок 8 управления вырабатывает еще один "Запрос прямого доступа".

Принимается последующий байт, который помещается во входной буферный регистр 44.

После этого, блок 8 управления, при наличии сигнала ИНФ-А, поступающего через приемники 2 и 13 управления, вырабатывает сигнал считывания байта данных из блока 4 памяти

45 вывода, Кроме того, вырабатывается поступающий на вход регистра 6 управления сигнал управления, который вызывает установку разряда, соответствующего ИНФ-К. Таким образом, на интерфейс ввода-вывода выдается байт

50 данных в сопровождении ИНФ-К.

Затем сбрасывается ИНФ-А, снимаются ИНФ-К и сигнал считывания. Байт данные из входного буферного регистра 44 переписываются в выходной буферный регистр 46. Пос е этого одновременно выполняются дна действия: прием нового байта данных по КПДП

1 3 8 во входной буферный регистр 44 и передача периферийному устройству байта из выходного буферного регистра 46.

Операция продолжается до тех пор, пока не будет передан весь массив данных. Буферизация двух байтов позволяет выполнять операции параллельно на обоих интерфейсах и сохра нить некоторую постоянную скорость на интерфейсе ввода-вывода в те моменты, когда прием байта на системной шине задерживается циклом регенерации памяти.

Последовательность сигналов окон.— чания операции (передача состояния) и последовательность сигналов выборки

Ф вводимой периферийнымустройством, выполняются под программным управлением аналогично последовательности начальной выборки канала.

Таким образом, устройство для сопряжения ЭВМ с периферийными устройствами позволяет устанавливать связь между системной шиной и интерфейсом ввода-вывода.

Устройство позволяет подключать периферийные устройства, выходящие на интерфейс ввода-вывода ЕС ЭВМ, к системной шине микроЭВМ типа профессиональной ЭВМ ЕС 1840 (аналог IBM

РСХТ).

Периферийные устройства микроЭВМ уступают по характеристикам, соответствующим устройствам больших ЭВМ.

Поэтому при объединении микроЭВМ в сеть или в других случаях целесооб разно подключение периферийных устройств больших . ЭВМ. Некоторые пери- ферийнйе устройства внешней памяти имеют жесткие требования к скорости передачи информации. Для широко распространенных накопителей на магнитной ленте ЕС ЭВМ это скоростй, мкс/байт: 15,6; 10,4; 7,8; 1,35. Для накопителей на магнитных дисках мкс/байт: 6 4 1,24.

Если использовать предлагаемое устройство, то при подаче по каналу прямого доступа в память, за счет исключения времени ожидания вызванного циклами регенерации памяти (-2,25 мкс), устройство реально может обеспечить скорость до 3,5-4,5 мкс/байт, что обеспечивает под-. ключение большинства устройств внешней памяти.

14396

Ф о р и ул а и э о 31:; т е» и ч

1. Устройство для сопряжения ЗВИ с периферийным устройством, содержа5 щее дешифратор команд, приемопередатчики даннь3х, регистр управления, буферную память управле»ия, причем первый, второй, третий и»формационные входы дешифратора команд являются входами устройства для подключения соответстве»»о к выходам ввоцавывода и адрес»ому 13ыходу ЗВИ, первая группа информа3р3оннь3х входов-выходов приемопередатчиков данных образует группу входов-выходов устрой- .ства для подключения к группе инфорI мационных входов-выходов ЭВИ, при этом вторая rp. ппа информационных входов-выходов приемопередатчиков данных соединена с группой информационных входов регистра управления и с группой информационных выходов буферной памяти управления, а управляющий вход — с первым выходом дешиф- 25 ратора команд, о т л и ч а ю щ е— е с я тем, что, с. целью повышения быстродействия и расшире»ия номенклатуры периферийных устройств, в него .введены регистр прерыва»ия,блок 331 управления, блок памяти ввода, блок памяти вывода, блок контроля чет»ости, шифратор чет»ости, прием»ики данных, передатчики данных, приемники управления, передатчики управления, причем четвертый информацио»ный вход дешифратора команд соединен с первым входом логического условия блока управления и является входом устройства для подключеппя к выходу разрешения прямого доступа ЗВМ, первый вьгход блока управления и выход регистра прерывания являются выходами устройства для подключения соответственно к входу запроса прямого

45 доступа в память и к входу запроса прерывания ЗВМ, и»формационный выход блока ко»троля четности является выходом устройства для подключения к входу ошибки ЗВ1 группы пни 50 формационных входов приемников да»ных и приемников упрапле»ия, группы информационны>; г3ыходов пере затчиков данных и передатчиков у33ра3гле.ния образуют группы выходов и вхо з 5 дов устройст»а для подключения соответстве»»о к группам информационных и управляющих выходо33, к группам »»формацио»ных и управляющ»3. «холов периферий»ого устройства, при этом второй выход дешифратора команд соединен с входом считывания блока памяти ввода, группа информациоп»ых, входов которых соединена с группой информационных выходов приемников данных и с группой информацион»ых входов блока контроля четности,стробирующий вход которого соединен с вторым выходом блоьа управления и входом записи блока памяти ввода, выход запроса которого соединен с вторым входом логического условия блока управления, третий выход которого соединен ". входом считывания блока памяти выв.3да, группа выходов запроса которого соединена с первой группой входов логического условия блока управления, вторая группа вхо-., дов логического условия которого со1 единена с группой инфор::.ационных входов регистра прерывания и с первой группой информационных вь3ходов приемников управления, вторая группа информационных выходов которого соединена с группой информационных входов буферной памяти управления, вход разрешения которой соединен с третьим выходом дешифратора комайд, четвертый выход которого соединен с установочным входом регистра прерывания, вход разрешения которого соединен с выходом регистра управления, первая группа выходов и вход разрешения которого соединены соответственно с третьей группой входов логического условия и с четвертым выходом- блока управления, четвертая группа входов логического условия которого соединена с второн группой информационнь1х входоввыходов приемопередатчиков данных, с группой информационных выходов блока памяти ввода и с группой информационных входов блока памяти вывода, группа информационных выходов которого соединена с группой информацио»ных входов передатчиков данных и с группой информационных входов шифратора четности, информационный выход ко орого соедиие» с информап31онным входом передатчиков данных, группа информационных входов пере-датчиков управления соединена с второй группой ьыходов регистра управле»»я, вход записи которого саед»»ен с пятым выходом дешифратора кома»л, шестой вь3ход которогG соединен с гходом записи блока памяти вь3вода.

11 14

2. Устройство по п.-1, о т л и— ч a ю щ е е с я тем, чта блок управления содержит три триггера, пять элементов И, три элемента И-НЕ, три элемента НЕ, три элемента ИЛИ, элемент задержки, однавибратор; причем первый вход первого элемента НЕ и первый вход первого элемента И образуют первую группу входов логического условия блока, первый, второй входы первого элемента ИЛИ, третий вход первого элемента ИЛИ, соединенный с первым входом первого элемента И-НЕ н с нулевым входом первого триггера, образуют вторую группу входов логического условия блока, первый вход второго элемента

ИЛИ, вход второго элемейта И-НЕ, второй вход второго элемента ИЛИ, соединенный с синхровхадами второго и третьего триггеров, информационный вход первого триггера, соединенный с входом второго элемента НЕ, с вторым входом первого элемента И-НЕ, с первым входом второго элемента И, образуют третью группу входов логи1ческого. условия блока, информационные входы второго и третьего триггеров образуют четвертую группу входов логического условия блока, второй вход второго элемента И и первый вход ,третьего элемента И являются соответственно первым и BTopbIM входами логического условия блока, выход второго элемента И является первым выходом блока, выход одновибратора соединен

: ° °

39613

12 с синхровходом первого триггера и является вторым выходом блока, выходы второго элемента ИЛИ и третьего элемента И-НЕ являются соответствен5 но третьим н четвертым выходами блока, при этом в блоке управления выход первого элемента НЕ соединен с входом элемента задержки, выход которого соединен с третьим входом первого элемента И-НЕ, выход котораго соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом второго элемента И-НЕ, второй вход которого соединен с выходом второго элемента

НЕ, третий вход второго элемента ИЛИ соединен с выходом третьего элемента НЕ, вход которого соединен с вы ходом четвертого элемента И и с пер20 вым входом третьего элемента И-HE второй вход которого соединен с выходом пятого элемента И, первый вход которого соединен с нулевым выходом первого триггера, третий вход второго элемента И с единен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и третьего элементов И, вторые входы которых соединены соответственно с единичными выходами второго и третьего триггеров, выход первого элемента

ИЛИ соединен с входом однавибратара, второй вход пятого элемента И соединен с единичным выходом третьего триггера.

1439б1 3

Составитель С.Пестмал

Техред Л.Сердюкова Корректор G.Кравцова

Редактор Л.Гратилло

Заказ 6079/49

Тираж 704 Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

f13035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно- олнграфн.. кое лр:=.дпрнvтиe, г. Ужгород, ул. Проектная, 4