Преобразователь двоичного кода в код фибоначчи

Преобразователь двоичного кода в код фибоначчи

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использсэвано в-Системах преобразования информации , представленной двошшым кодом, в код Фибоначчи. Целью изобретения является повышение быстродействия преобразователя. Преобразователь содержит входной регистр 1, сумматор 2, блоки 3-5 постоянной памяти, выходной регистр 6, элемент 7 задержки, информационные и управляющие входы 8 и-9, выходы 10 преобразователя . I ил.

ССНОЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„,14 9751 (51) 4 Н 03 И 13 !2

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4076283/24-24 (22) 09 ° 06.86 (46) 23.1!.88. Бюл. У 43 (7!) Винницкий политехнический институт (72) А.П.Стахов, В.А.Лужецкий, В.Г.Ваховский, П.В.Козлюк .и И.И.Попович (53) 681 ° 327 (088,8) . (56) Авторское свидетельство СССР

У 662933, кл. Н 03 М 13/!2, 1976. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В КОД ФИБОНАЧЧИ (57) Изобретение относится к вычислительной технике и может быть использовано в.системах преобразования информации, представленной двоичным кодом, в код Фибоначчи. Целью изобретения является повынение быстродействия преобразователя, Преобразователь содержит входной регистр 1, сумматор 2, блоки 3 — 5 постоянной памяти, выходной регистр 6, элемент

7 задержки, информационные и управляющие входы 8 и-9, выходы 10 преобразователя. 1 ил.

1439751, Изобретение относится к вычислительной технике,и может быть использовано для преобразования информации, представленной двоичным кодом

5 в код Фибоначчи.

Пель изобретения — повышение быстродействия преобразователя, На чертеже представлена функциональная схема преобразователя.

Преобразователь содержит входной регистр I сумматор 2, блоки 3 — 5 постоянной памяти, выходной регистр

6, элемент 7 задержки, информационные управляющие входы 8 и 9 и выходы IO преобразователя.

Преобразователь работает следующим образом, При подаче.на управляющий вход

9 резрешающего сигнала входной код записывается в входной регистр 1, Информация, содержащаяся в младших и разрядах входного кода, поступает с соответствующих выходов входного регистра 1 на первые входы суммато- 25 ра 2, В зависимости от разрядности и входного кода параметр m выбираети-1 ся равным — — . когда и является не2 и-2 30 четным и — — когда и является чет2 ным.

Информация, содержащаяся в старших разрядах входного кода, поступает на входы первого 3 и второго 4 блоков постоянной памяти. Блок 3 постоянной памяти закодирован таким образом, что при подаче на его вход значения старших разрядов входного кода на его выходе формируется в двоичной форме код остатка от преобразования этой информации в код Фибоначчи, содержащегося в 1 младших разрядах кода Фибоначчи, При этом значение параметра 1 выбирается из условия g(1-3) 2 -2. Код остатка с выхода блока 3 постоянной памяти поступает на вторые входы сумматора

2, на выходе которого формируется код суммы остатка и входной величины, содержащеися в m младших разрядах и 50 входного кода. Код с выхода сумматора 2 поступает на,входы третьего блока 5 постоянной памяти. Блок 5 закодирован таким образом, что при подаче на его вход двоичного кода

55 разрядностью (log < q (1+ I )) +1 на

его выходе формируется соответствуюI ший код Фибоначчи 1 младших разрядов выходного кода.

Блок 4 постоянной памяти закодирован таким образом, что при подаче íà его входы информации, содержащейся в группе n-m старших разрядов входного кода, на его выходе формируются значения кода Фибоначчи в старшей группе разрядов, начиная с (1+1)-ro.

По истечении времени переходных процессов в сумматоре 2 и блоках

3-5 управляющий сигнал с выхода элемента 7 задержки поступает на управляющий вход регистра 6, в результате чего информация с выходов блоков 4 и

5 постоянной памяти записывается в выходной регистр.

Формула изображения

Преобразователь двоичного кода в код

Фибоначчи, содержащий и-разрядный (n-разрядность входного кода) входной регистр, информационные и управляющий входы которого являются соответственно информационными и управаяющим входами преобразователя, сумматор и выходной регистр, о т л и— ч а ю шийся тем, что, с целью увеличения быстродействия преобразователя, в него введены блоки постоянной памяти и элемент задержки, вход которого подключен к управляющему входу преобразователя, а выход соединен с управляющим входом выходного регистра, выходы m младших и и-m старших разрядов входного регистра п-1 и-2 (m †- при n — нечетном ш= ——

2 2 при n — четном) соединены соответственно с первыми входами сумматора и входами первого и второго блоков постоянной памяти, выходы первого блока постоянной памяти соединены с вторыми входами сумматора, выходы которого соединены с входами третьего блока постоянной памяти, выходы которого соединены с входами 1 младших разрядов выходного регистра (где 1 определяется из соотношения (1-3) ъ r2 -2, V /i) — вес i-ro разряда кода

Фибоначчи), выход второго блока постоянной памяти соединен с входами старших разрядов выходного регистра, выходы которого являются выходами преобразователя.