Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой . вычислительной технике, в частности к устройствам специализированногоi назначения для деления чисел, и мо жет быть использовано в различных отраслях народного хозяйства, в системах автоматизированного управления. Цель изобретения - расширение фу«кциональньпс возможностей за счет деления как целых, так и дробных чисел с различными знаками. Поставленная цель достигается тем, что устройство для деления, содержащее группу триггеров 9(I)-9(II), комбинационный матричный умножитель 11, сумматор 12 и блок 13 формирования сигнала синхронизации , содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4,5, триггер 6, сдвиговый регистр 7, группу элементов И 8(j)- 8(11), группу элементов ИЛИ 10(1)- 10(11), элемент НЕ 14 и элемент ИЛИ соответствующими связями. 1 ил. i (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„1441

А1 (51) 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4251068/24-24 (22) 27.05.87 (46) 30. 11.88. Бюп. В 44 (71) Институт проблем моделирования в энергетике АН УССР (72) Ю.А.Плющ, 3.А.Джирквелишвили, А.П.Стеканов и A.È.Ïðèòàêà (53) 68 1.325(088.8) (56) Авторское свидетельство СССР

В 1233 137, кл . G 06 F 7/52, 1984.

Авторское свидетельство СССР

11 12S9286, кл . G 06 F 7/52, 1975. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к цифровой, вычислительной технике, в частности к устройствам специализированного назначения для деления чисел, и мо жет быть использовано в различных отраслях народного хозяйства, в систе— мах автоматизированного управления.

Цель изобретения — расширение функциональных воэможностей за счет деления как цельм, так и дробных чисел с различными знаками. Поставленная цель достигается тем, что устройство для деления, содержащее группу триггеров 9(I) -9(Щ, комбинационный матричный умножитель 11, сумматор 12 и блок 13 формирования сигнала синхронизации, содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4,5, триггер 6, сдвиговый регистр 7, группу элементов И 8(I)8(II), группу элементов ИЛИ 10(I)10(II), элемент НЕ 14 и элемент ИЛИ соответствующими связями. 1 ил.

144 3389

Изобретение относится к цифровой вычислительной технике, в частности к устройствам специализированного назначения для деления чисел, и может быть использовано в системах автоматизированного управления.

Целью изобретения является расширение функциональных воэможностей эа счет деления как целых, так и 10 дробных чисел с различнь1ми знаками.

На чертеже представлена схема устройства для деления.

Устройство содержит вход 1 делителя устройства, вход 2 делимого 15 устройства, вход 3 начальной установки устройства, первый 4 и второй 5 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер 6, сдвиговый регистр 7, группу элементов И 8(I)-8(II), группу триггеров 20

9(I)-9(II)» группу элементов ИЛИ

10(Т)-10(ТТ), комбинационный матричный умножитель 11, сумматор 12, блок

13 Формирования сигнала синхронизации, элемент НЕ 14, элемент И 15, 25 выходы 16(0)-16(II) разрядов частного устройства.

Разрядность делителя в два раза

,меньше разрядности делимого, так как на выходе комбинационного матричного 30 умножителя 11 получается число с разрядностью в два раза большей, чем разрядность делителя. Это позволяет на сумматоре складывать числа с одинаковой разрядностью.

Предлагаемое устройство определяет частное Z от деления Х на У, удовлетворяющих условию О < l Х! с 1УI для дробных чисел и 0 Х с /2 Yj äëÿ целых чисел „поразрядно. 40

В предлагаемом устройстве действия над целыми числами не отличаются от действий над дробными.

Работу устройства рассмотрим на примерах. 45

Примем представление чисел с Фиксированной запятой перед старшим разрядом в дополнительном коде.

Пример 1. Пусть делимое представлено положительным числом

Х д — — 0,10100000, делитель представлен положительным числом У „ =0.1100.

Данные операнды поступают на входы 2 и 1 устройства. Яа вход 3 устройства поступает импульс, обнуляющий триггеры 9(Т)-9(ТТ) группы, сдвиговый регистр 7 и устанавливающий в "1" триггер 6. На выходе первого элемента 4 ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается

"О". 1" с выхода триггера 6 через и и 6 н элемент ИЛИ 10(Z) поступает на второй вход комбинационного матричного умножителя 11, на выходе которого получаем следующий результат: О. 1100х хО. 1000= О. 01100000, который поступает на вход первого .слагаемого сумматора

12, на инверсный вход второго слагаемог о кот ор or о п ос тупа ет делимо е с входа 2 устройства, На выходе сумматора 12 получим 1.01100000+0.01100000-=

=1.11О00000. В соответствии со схемой соединений на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается "1", которая поступает на информационные входы триггеров 9(I)-9(II)

По окончании переходного процесса в сумматоре 12 на выходе блока 13 вырабатывается синхроимпульс, который через элемент И 15 поступает йа вторые входы элементов И 8(I)-8(II) и записывает своим передний фронтом значение "1", подаваемое с выхода второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ в первый триггер 9(Т). По заднему фронту синхроимпульса с выхода элемента И 15 значение"1" с выхода триггера 6 переписывается в первый разряд сдвигового регистра 7 и устанавливает триггер 6 в состояние "О". Единица с первого выхода сдвигового реги стра 7 через элемент ИЛИ 10(2) поступает на второй вход комбинационного матричного умножителя 11, на выходе которого получаем следующий результат: О, 1100хО. 1100=0. 10010000. На выходе сумматора 12 получаем результат 1. 01100000+0. 10010000=1. 11110000.

В соответствии со схемой соединений на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается "1", которая поступает на информационные входы триггеров 9(Т)-9(II). По окончании переходного процесса в сумматоре 12 на выходе блока 13 вырабатывается синхроимпульс, который . через элемент И 15 поступает на вторые входы элементов И 8(I)-8(II) и записывает своим передним фронтом значение

"1", подаваемое с выхода второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ во второй триггер 9(2) . По заднему фронту синхроимпульса с выхода элемента И 15 значение "1" с первого разряда сдвигового регистра 7 переписывается в

его второй разряд. Единица с второго выхода сдвигового регистра 7 через элемент ИЛИ 10(3) поступает на

Э f4413 второй вход комбинационного матричного умножителя 11, на вьгходе которого получаем О.ff00x0. » 10=0.10!01000.

На выходе сумматора 12 получаем следующий результат: 1.01100000+

+О. 10101000=0 ° 00001000.В соответствии со схемой соединений на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается "О", который поступает на информационные входы, триггеров

9(I)-9(ХХ) . По окончании переходного процесса в сумматоре 12 на выходе блока 13 вырабатывается синхроимпульс, который через элемент И 15 поступа- !5 ет на вторые входы элементов И 8(Х)8(ТТ) и записывает своим передним фронтом значение "О", подаваемое с выхода второго элемента 5 ИСКЛЮЧАЮЩЕЕ

ИЛИ в третий триггер 9(3) . По эадне- 20 му фронту синхроимпульса с выхода элемента И 15 значение "1" с второго разряда сдвигового регистра 7 переписывается в его третий разряд. "1" с третьего выхода сдвигового регист- 25 ра 7 через элемент ИЛИ 10(4) поступает на второй вход комбинационного матричного умножителя 11, на выходе которого получаем следующий результат: 0.1100х0.1101=0.10011100. На 30 выходе сумматора 12 получаем:

1.01100000+0. 10011100=1. 11111100. В соответствии со схемой соединений на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ .вырабатывается "1", которая поступает на информационные входы триггеров 9(I)-9(1Х). По окончании переходного процесса в сумматоре

12 на выходе блока 13 вырабатывается синхроимпульс, который через элемент 40

И 15 поступает на вторые входы элементов И 8(Х)-8(II) и записывает своим передним фронтом, значение "1", подаваемое с выхода второго элемента

5 ИСКЛЮЧАЮЩЕЕ ИЛИ в четвертый триггер 45

9(4) . По заднему фронту синхроимпульса с выхода элемента И 15 значение "1" с третьего разряда сдвигового регистра 7 переписывается в его четвертый разряд. "1" с четвертого выхода че- 50 рез элемент НЕ 14 поступает на первый вход элемента И 15 и устанавливает его выход в состояние "О". Это приводит к тому, что йа выходе 16(0)16 (II) устройства значение разрядов. 55 не меняется. Устройство завершило счет. На выходе 16(0)-16(II) устройства находится результат, представ89

4 ленный дополнительным кодом Z,„

=О.!!О1.

Пример 2. Пусть делимое представлено отрицательным числом

X l.01100000, делитель представлен отрицательным числом У*„„ =1.0100.

После выполнения начальной установки, как было описано, и подачи делителя на вход первого сомножителя умножителя 11 и делимого на инверсный вход второго слагаемого сумматора 12 на выходе комбинационного матричного умножителя 11 получаем следующий результат: f . 0 f 00x0. 1000=1. 10100000, на выходе сумматора 12 получаем

О. 10100000+1. 101000000=0. 010000. На выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ состояние "1", следовательно, на выходе первого триггера 9(Х) — "i".

Аналогично находим значение второго разряда частного. На выходе комбинационного матричного умножителя 11 имеем: 1.01 00х0.1100=1.011100000 на выходе сумматора 12 получаем

0.10! 00000+1.01110000=0.00010000. На выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ "1", следовательно, на выходе второго триггера 9(2)

Третий разряд частного определяется следующим образом. На выходе комбинационного матричного умножителя 11 имеем 1.0100х 0,1110=1.01011000, на выходе сумматора 12: О. f0100000+>

+1.01011000=1.11»1000, на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ HJIH

"О", следовательно, на выходе третьего триггера 9(3) — "О". Четвертый разряд частного определяется аналогично. На выходе комбинационного матричного умножителя 11 имеем 1.0100х

0.1!01=1.01100100, на выходе сумматора 12: О. 10100000+1.0!100 f O0 =

= 0.00000100, на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ "1", следовательно, на выходе четвертого триггера 9(4) — "1". На выходе 16(0)-16(II) устройства находится результат, представленный дополнительным кодом Z> „

= 0.1101.

Пример 3 ° Пусть делимое представлено положительным числом

Х „ =0.10100000, делитель представлен отрицательным числом У „„= 1.0100.

На выходе комбинационного матричного умножителя 11 получаем:1.0100х х1.1000=0.01!00000, на выходе сумматора 12: 1.01100000+0.01100000

50 г — +2

Х; - (i+I) 5 14

=1.11000000. На выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ "О", следовательно, на выходе первого триггеРа 9(1) — "0". При определении второго разряда частного на выходе комбинационного матричного умножителя

11 имеем 1.0100х1.0100=0.10010000, на выходе сумматора 12 получаем

1.01100000+0. 10010000=1. t1110000.

На выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ "О", следовательно, на выходе второго триггера 9(2) — "О".

Аналогично определяем следующий разряд. На выходе комбинационного матричного умножителя 11 имеем

1.0100xf.0010=0.10101000, на выходе сумматора f 2I 1.01100000+0. 10101000=

=0.00001000, на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ "1", следовательно, на выходе третьего триггера 9(3) — "1".

Следующий разряд определяется следующим образом. На выходе комбинационного матричного умножителя 11 получаем 1.0100õ1.0011=0.10011100, на выходе сумматора 12: 1.01100000 +

+ 0.10011100 = 1.11111100, на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ

t l I I

О, следовательно, на выходе четвертого триггера 9(4) — "0". На выходе

16 (0)- i 6 (II) устройства находится результат, представленный дополнительным кодом ЕА,„= 1.0010.

Пример 4. Пусть делимое представлено отрицательным числом

ХА „= 1.01 J00000 делитель представлен положительным числом.УА д = 0.1100, После подачи операндов на входы 1 и

2 устройства на выходе комбинационного матричного умножителя 11 получаем следуюпдй результат: О. f f00x х1.1000=1.10100000. На выходе сумматора 12 получаем 0.10100000 +

+1.10100000=0.01000000, на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ

"О", следовательно, на входе первого триггера 9(1) — "О". Затем происходит определение следующего разряда искомого частного. На входе комбинационного матричного умножителя 11 имеем

0.1100х1.0100=1.01110000, на выходе сумматора 12 . 0.1010000+1.01110600=

=-0.ООО1ОООО, на выходе вторorо элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ "0", следовательно, на выходе второго триггера 9(2) — "О". Затем происходит опре- деление третьего разряда искомого частного. На выходе комбинационного

1389 6 матричного умножителя 11 имеем 0.1100х

xi,0010=1.01011000, на выходе сумматора 12: О. 10100000+1.01011000 =

1. 111 i 1000 на выходе второго элеФ мента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ состояние "1", следовательно, на выходе третьего триггера 9(3) — "1".

Определение четвертого разряда частного происходит следующим образом. На выходе комбинационного матричного умножителя 11 имеем 0.1100х х1,0011=1,01100100, на выходе сумматора 12: 0,10100000+1.01100100=

=0.00000100, на выходе вторorо элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ состояние "О"

1 следовательно, на выходе четвертого триггера 9(4) запишется значение "О".

На выходе 16(0)-16(II) устройства на20 ходится результат, представленный дополнительным кодом ZA „ =1.0010.

Предлагаемое устройство делит числа как с остатком, так и нацело. Например, для делимого, представленно25 го дополнительным кодом Х дои

=О. 01000000, и делителя, представленнОГ О дОП Ол нит ел ьным КОдОм УА

0. 1000, частное находится следующим образом:

Х О. 01000000 — — — — — = 0.0111...

О. 1О00

-Х 1.11000000

35 -У 1. 1000

- - — — — — — - 0.1000...

-Х 1.11000000

У О. 1000

1 ° 0111.. „

40 Х 0.01000000 — 1.0111.. „

-У 1. 1000

Как и для случая при делении с ос45 TGTKOM так и для случая IlpH делении нацело, погрешность результата определяется младшим разрядом частного. Погрешность определения частного находится из соотношеиия где i - 0,1,2

Формула изобретения

Устройство для деления, содержащее группу триггеров, комбинационный

1441389

Составитель А. Клюев

Редактор Е.Копча Техред >,Дидык Корректор M.Äåì÷èê

Заказ 6289/52 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, F ° Ужгород, ул. Проектная, 4 матричный умножитель, сумматор и блок формирования сигнала синхронизации, причем вход делителя устройства соединен с входом первого сомножи5 теля комбинационного матричного умножителя, выход которого соединен с входом первого слагаемого сумматора, выход которого соединен с входом блока формирования сигнала синхронизацяи, выходы триггеров группы соединены с выходами соответствующих информационных разрядов частного устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функ- 15 циональных воэможностей за счет деления как целых, так и дробных чисел с различными знаками, оно содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер, сдвиговый регистр, группу эле- 20 ментов И, группу элементов ИЛИ, элемент НЕ и элемент И, причем вход делимого устройства соединен с инверсным входом второго слагаемого сумматора, вход переноса которого соединен с входом единичного потенциала устройства, вход знакового разряда входа делимого устройства соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого 30 является, выходом знакового разряда выхода частного устройства, вход знакового разряда входа делителя которого соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход котороI го соединен с выходом знакового разряда сумматора, вход начальной установки устройства соединен с входами установки в "0" триггеров группы, с входом сброса сдвигового регистра и с входом установки в "1" триггера, выход которого соединен с входом первого разряда сдвигового регистра, выход старшего разряда которого соединен через элемент HE с первым входом элемента И, второй вход которого соединен с вьмодом блока формирования сигналов синхронизации, выход триггера и выходы разрядов, кроме старшего, сдвигового регистра соединены соответственно с первыми входами элементов И группы, выходы которых соединены с;; входами разрешения приема, соответствующих триггеров группы, информационные входы которых объединены и соединены с выходом второго элемента ИСКЛЮЧАЮЩЕЕ HJ% выход элемента И соединен с входом установки в "0" триггера, с тактовы;: входом сдвигового регистра и с вторыми входами элементов И группы, первые входы которых соединены с первыми входами соответствующих элементов ИЛИ группы, вторые входы которых соединены с выходами соответствующих триггеров группы, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходы элементов ИЛИ группы соединены соответственно с входами разрядов второго сомножителя комбинационного матричного умножителя.