Устройство для адресации памяти

Устройство для адресации памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при создании микропроцессорных систем с большим объемом памяти. Цель изобретения - повышение надежности функционирования устройства. Устройство для адресации памяти содержит дешифратор адреса 1, элемент НЕ 2, три элемента И 3-5, регистр ресурсов 6, сдвиговый регистр 7, эле

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (511 4 С 06 Р 9/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

- лаатла цикла услуайсюй

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР .

IlO-ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4259348/24-24 (22) 15.06.87 (46) 07.12.88. Бюл. 1Ф 45 (72) А.И. Бучнев, В.P. Горовой, Е.И. Карпун, В.А. Корнеев и В.И. Гесоченко (53) 681.325(088.8). (56) Григорьев В.Л. Программное обеспечение микропроцессорных систем.—

М.: Энергоиздат, 1983, с. 184.

Авторское свидетельство СССР

9 1160409, кл. G 06 Р 9/36, 1985.

„„SU„„1442990 (54), УСТРОЙСТВО ДЛЯ АЦРЕСАЦИИ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при создании микропроцессорных систем с большим объемом памяти.

Цель изобретения — повышение надежности Функционирования устройства.

Устройство для адресации памяти содержит дешиФратор адреса 1, элемент

НЕ 2, три элемента И 3-5, регистр ресурсов 6, сдвиговый регистр 7, эле1442990 мент ИЛИ 8, формирователь импульсов

9, два регистра 10, 11, элемент задержки 12, триггер 13 и коммутатор

14. Новым в устройстве являются третий элемент И, регистр ресурсов, сдвиговый регистр и формирователь импульсов с их функциональными связями. Устройство позволяет при выполнении команды микропроцессорной системы. переходить иэ куба в куб памяти по любой команде, не требуя наличия

Изобретение относится к вычисли" тельной технике и может быть использовано при создании микропроцессорных систем с большим объемом памяти.

Цель изобретения — повышение надежности функционирования устройства. . 5

На чертеже приведена функциональная схема устройства.

Устройство для адресации памяти содержит дешифратор 1 адреса, элемент!@

НЕ 2, первый 3, второй 4 и третий 5 элементы И, регистр.б ресурсов, сдвиговый регистр 7, элемент РЛИ 8, Формирователь 9 импульсов, первый 10 и второй 11 регистры, элемент 12 за- д5 держки, триггер 13, коммутатор 14.

Устройство работает следующим образом.

Предположим, что i-й выход коммутатора 14 подключен к входу управле- 20 ния i-ro куба памяти, ацресный вход которого подключен к входу адреса устройства. При начальной установке в процессе работы в задающем генераторе микроЭВМ вырабатывается сигнал

"Сброс", устанавливающий адресный вход в нулевое состояние и сбрасывающий в нулевое состояние регистры

10 и 11 не показано), нулевой код с выходов которых поступает на пер- 3О вый информационный вход коммутатора

14 и приводит к коммутации сигналов управления на вход нулевого куба памяти. Состояние триггера 13 в начальный момент устанавливается произ- „35 вольно и определяет, какой из регистров, 10 или 11, выдает информацию. программ доступа к данным в каждом кубе памя ти. Ус тройс тво позволяет также маскировать кубы памяти, и которых хранятся команды или данные, которые подлежат защите, при этом запись информации в замаскированные кубы памяти запрещена. Таким образом, упрощение доступа к данным и командам, защита кубов памяти приводят к повышению надежности функционирования устройства. 1 ил, 2

1 Переход из куба в куб может осуществляться, как по командам ПРАРРР., CALLADÐR, RET, так и по любой другой команде. Запись в регистр ресурсов производится по командам NUI, OUT.

При выполнении команды OUT дешифратор 1 выдает на выходе логическую

"1", которая проходит через первый элемент И 3 и поступает на тактовый вход регистра 6 ресурсов, последний заносит в себя код M. Устройство работает в двух режимах.

Младший разряд регистра 6 ресурсов управляет режимами работы уст" ройства. Первый режим работы устройства устанавливается, если в младшем, разряде регистра б ресурсов записан логический "0", при этом работа формирователя 9 импульсов разрешается, а работа элемента И 5 блокируется.

Для перехода из куба 0 в куб i(Oc.

-I сора код i и по команде OUT записать содержимое аккумулятора в регистр 10 с адресом Е.

При выполнении команды OUT Z в первом машинном цикле микропроцессор читает команду, во втором — адрес, а в третьем выдает на адресный вход устройства адрес Е, на информационный вход — код i, а на вход обращения устройства - сигнал, который разрешает работу деши Ъратора. При этом дешифратор выдает на выходе логическую "1", которая через элемент И

4, на второй вход которого с выхода

l 442990 кода куба памяти, содержащего данные, в регистр 10, аналогично первому режиму работы.

Далее выполняется основная программа. При этом, если происходит цикл чтения команды, код на первый информационный вход коммутатора 14 выдает регистр 11, если происходит

10 любой другой цикл, то сигнал lп, который сопровождает любой цикл микропроцессора, кроме командного, посту(пает на вход некомандного цикла устройства проходит через элемент И 5, 15 элемент ИЛИ 8 и сбрасывает триггер

13, что вызывает переключение на выдачу кода на первый информационный вход коммутатора 14 регистра 10. В начале следующего цикла обмена триг20 гер 13 снова устанавливается.

Конфликтных ситуаций при сбросе и установке триггера 13 не бывает, так как сигнал NI поступает позже, чем сигнал синхронизации обмена.

25 Коммутатор 14 работает следующим образом.

Если во втором разряде регистра

6 ресурсов устройства, поступаюшем на управляющий вход коммутатора 14, 30 записана "1", начинается выполнение программы установки масок. Эта программа записана в 0-м кубе памяти.

При этом блокируется запись и чтение всех кубов памяти, кроме нулевого, а коммутатор 14 по сигналу записи, поступающему на его третий информационный вход, производит запись инфор-, мации в регистр маски, код которого поступает на его пятый информацион-

40 ный вход с регистра б ресурсов (стар- шие 5 разрядов). После записи масок для всех кубов памяти микропроцессор записывает во второй разряд регистра ресурсов логический "0", при этом

45 коммутатор 14 пропускает коды адреса кубов памяти, поступающие с регистров

I1 и 10 на его первый информационный вход, и сигналы выборки куба памяти и записи в кубы памяти, поступающие

50 соответственно на его второй и третий информационные входы. Иэ замаскирот; ванного куба памяти возможно только чтение информации. инвертора подается логическая 1", поступает на тактовый вход регистра

10, последний записывает код i c информационного входа. Логическая п I с выхода элемента И 4 также обнуляет сдвиговый регистр 7.

При выполнении следующей команды (все команды сопровождаются сигналом

MI, который поступает на вход командного цикла устройства), которая может быть как командой,,CALL, INP так и любой другой командой, сдвиговый регистр 7 заносит логическую "1" в первый разряд, далее микропроцессор выполняет команду, при приходе любой следующей команды на втором выходе сдвигового регистра 7 появляется логическая "1". При появлении,"1" фор:мирователь 9 импульсов вырабатывает на выходе импульс, который сбрасывает триггер 13 и поступает на вход элемента задержки. Так как триггер

13 сброшен, информацию начинает выдавать регистр 10, а выход регистра

11 переходит в третье состояние.

По завершении этих операций импульсный сигнал, задержанный элементом 12 задержки, поступает на тактовый вход регистра 11, по которому в него записывается код, содержащийся в регистре 10. В начале следующего обмена микропроцессора триггер 13 устанавливается сигналом синхронизации обмена, который поступает на вход начала цикла устройства, при этом выходы регистра 10 переходят в третье состояние, а регистр 11 начинает выдавать код на первый информационный вход коммутатора.

Процесс возврата s исходный или любой другой куб памяти происходит аналогично после выполнения команды

0UT К микропроцессором. Устройство ждет, когда выполнится следующая команда за OUT Z, а затем переключает регистры 10 и 11 так, что на первый информационный вход коммутатора поступает код куба памяти, в который происходит возврат или переход.

Второй режим работы устройства устанавливается, если в младший разряд регистра ресурсов записана логическая "1", при этом работа формирователя 9 импульсов блокируется, а работа, элемента И 5 разрешается. В ре1 гистре 11 записан код куба памяти, содержащий команды. Далее микропро-. цессор выполняет процедуру записи

Фо рмула изобретения

Устройство для адресации памяти, содержащее дешифратор адреса, первый и второй регистры, первый и второй

1442990

Составитель Е. Мурзина

Редактор В. Петраш Техред Л.0ердюкова Корректор: С. Шекмар

Заказ á385/45 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д. 4/S

Производственно-полиграфическое предприятие, I . Ужгород, ул. Проектная, 4 элементы ИЛИ, элемент задержки, триггер и коммутатор, причем информационный вход дешифратора адреса соединен .с адресным входом устройства, информационный вход которого соединен с информационным входом первого регис гра, выход которого соединен с информационным входом второго регистра, выход которого соединен с первым информационным входом коммутатора, выходы которого соединены с входами задания режима работы памяти устройства, о т,л и ч а ю щ е е с я тем, что, с целью повышения надежности функционирования устройства, в него введены третий элемент И, элемент НЕ, регистр ресурсов, сдвиговый регистр и формирователь импульсов, причем вход млацшего разряда адреса устройства соединен с первым входом первого элемента И и входом элемента ИК, выход которого соединен с первым входом второго элемента И, в орой вход которого соединен с вторым входом первого элемента И и выходом дешифратора адреса, управляющий вход которого соединен с входом обращения устрОйства, вхОД Bb16o рКН куба памяти и вход записи в кубы памяти кОторогО соединены соответственно с вторым и третьим информационными входами коммутатора, «етвертый информационный вход которого соединен с информаци. онным входом устройства и информационным входом регистра ресурсов, выход первого разряда которого соединен с первым входом третьего элемента И и запрещающим входом формирователя им-т пульсов, выход которого соединен с входом элемента задержки и перьям входом элемента ИЛИ„второй вход которого соединен с выходом треть„гo

5 элемента И второй вход которого соеУ динен с входом некомандного цикла устройства, вход начала цикла которо— го соединен с входом установки триггера, тактовый вход которого соеди10 нен с выходом элемента ИЛИ, а информационный вход — с входом нулевого потенциала устройства, вход командно1 го цикла которого соединен с входом сдвига сдвигового регистра, информационный вход параллельного занесения которого соединен с входом нулевого потенциала устройства, а информационный вход последовательного занесения — с входом единичного потенциала р0 устройства, выход гервого элемента И соединен с тактовым входом регистра ресурсов, выход которого соединен с пятым информационным входом коммута" тора, управляющий вход которо" î сое2б динен с выходом второго разряда регистра ресурсов, информационный вход формирователя импульсов соединен с выходом сдвигового регистра, вход разрешения параллельного занесения которого соединен с выходом второго элемента И и тактовым входом первого регистра, вход разрешения выдачи информации которого соединен с инверсным выходом триггера, прямой выход которого соединен с входом разрешения выдачи информации второго регист. ра, тактовый вход которого соединен с выходом элемента задержки, выход первого регистра соединен с первым информационным входом коммутатора.