Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной т ехнике и может быть использовано для хранения слов переменной длины, кратной разрядности байта. Целью изобретения является повышение быстродействия и упрощение устройства . Устройство содержит накопитель , регистр адреса ячейки памяти, регистр адреса байта, регистры границ фрагментов, блоки сравнения, первый и второй дешифраторы, шифратор , селектор адреса, группы элементов И, ИЛИ, элементы И, 1ШИ-НЕ. В устройстве весь массив ячеек накопителя разбивается на сегменты, граничные адреса которых записываются в регистры границ сегментов. Каждомусегменту ставится в соответствие определенгмй формат ячейки, по котороьгу внутри km-разрядной ячейки накопителя (т -разрядность байта) располагаются слова, длиной l,2,...,k 6aiiTOB. По результату анализа первой группы старших разрядов полного адреса считываемого (записываемого) слова определяются разрядность и расположение группы слов в ячейке, а по резуль-с тату анализа второй группы старших разрядов - адрес ьтадшего байта и при считывании - разрядность требуемого слова. Достижение цели изобретения обуславливается сокращением времени обращения к устройству за счет исключения предварительного такта выборки и декодирования указателя формата. 6 ил,, 1 табл. 4 4 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИН

А3 (51) 4 G 11 С 11/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4249870/24-24 (22) 27.05,87 (46) 07.12.88. Бюл. № 45 (71) Ленинградский политехнический институт им. N.È.Калинина (72) A.A.Авдюхин, Е,Н.Авдюхина, А.В.1 аранин и В. Г. Колосов (53) 681. 327. б (088. 8) (56) Авторское свидетельство СССР

N- 926712, кл, G 11 С 11/00, 1982.

Автор ско е свидетельство СССР № 1185394, кл. G 11 С 11/00, 1985. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано для хранения слов переменной длины, кратной разрядности байта.

Целью изобретения является повышение быстр одей ст вия и у пр ощение у стройства. Устройство содержит накопитель, регистр адреса ячейки памяти, регистр адреса байта, регистры границ фрагментов, блоки сравнения, первый и второй дешифраторы, шифра„„ЯО„„1443029 тор, селектор адреса, группы элементов И, ИЛИ, элементы И, ИЛИ-НЕ. В устройстве весь массив ячеек накопителя разбивается на сегменты, граничные адреса которых записываются в регистры границ сегментов. Каждому сегменту ставится в соответствие определенный формат ячейки, по которому внутри km-разрядной ячейки накопителя (m -разрядность байта) располагаются слова, длиной 1,2... „1 байтов.

По результату анализа первой группы " старших разрядов полного адреса считываемого (записываемого) слова определяются разрядность и расположение группы слов в ячейке, а по результату анализа второй группы старших разрядов — адрес младшего байта и при считывании — разрядность требуемого слова. Достижение цели изобретения обуславливается сокращением времени обращения к устройству за счет исключения предварительного такта выборки и декодирования указателя формата. 6 ил,, 1 табл.

1443029

Изобретение относится к вычислительной технике и может быть использовано для хранения слов переменной длины, кратной разрядности байта.

Целью изобретения является повышение быстродействия и упрощение устройстваа.

На фиг.1 приведена структурная схема запоминающего устройства; на 10 фиг.2 — структурная схема коммутатора; на фиг.3 — пример размещения в ячейках накопителя слов для k = 4; на фиг.4 — функциональная схема узла формирования маски, образованного вторым дешифратором ишифратором; на фиг. 5 — функциональная схема селектора адреса; на фиг. б — временная диаграмма работы устройства в режимах чтения слова, записи в ячейку накопителя и 20 записи в регистры границ сегментов.

Устройство содержит накопитель 1, представляющий собой совокупность элементов 2 (микросхем БИС ОЗУ), имеющих адресные 3 и числовые 4 входы, 25 входы 5 записи MR и входы 6 CS выбора кристалла, регистр 7 адреса ячейки памяти, регистр 8 адреса байта, первый дешифратор 9, группы элементов И 10 — 12, группу элементов 30

ИЛИ 13 и коммутатор 14. Входы группы элементов И 1) и выходы группы элементов И 12 подключены к числовой шине 15, которая является информационными входами-выходами устройства.

Информационные входы регистров 7 и 8 подключены к адресным входам 16 устройстваа.

Устройство содержит также группу регистров 17 границ сегментов, груп- 40 пу блоков 18 сравнения, второй дешифратор 19 и шифратор 20, -которые служат для формирования маски с целью выбора только нужных разрядов накопителя 1 ° Для этого каждыи из k Выхо дов шифратора 20 соединен с входами

5 выбора кристалла соответствукщей

m-разрядной группы элементов 2 накопителя 1. Информационные входы 21 первой группы дешифратора 19 подклю50 чены к выходам регистра 8, а информационные входы 22 второй группы дешифратора 19 соединены с выходами блоков

18 сравнения.

Устройство содержит также первый элемент И 23, элемент ИЛИ-НЕ 24, вто«55 рой элемент И 25, селектор 26 адреса, установочные входы 27, вход 28 чтения, вход 29 записи информации, вход 30 записи границ сегментов, синхронизирующие входы 31 — 33 и связь 34 °

Селектор 26 предназначен дпя формирования сигнала разрешения записи на входе выборки одного из регистров 17 в режиме записи в эти регистры. За регистрами 17 закреплено 2 адресов в адресном пространстР ве. Для выбора одного из регистров

17 по адресу из регистра 7 на вторые входы селектора 26 поступает (q-р)Разрядный код, определяющий группу на

Р

2 адресов, из которых S адресов присвоены регистрам 17, где q — разрядность регистра 7, р — число разрядов в адресе ячейки памяти, в которых закодирован номер регистра 17, а S — число регистров 17.

Допустим, что младшие разряды слова должны размещаться B младших разрядах числовой шины. Тогда при выполнении выборки из ячейки, содержащей несколько слов, выбираемое слово должно сдвигаться на hm разрядов вправо, где h — содержимое регистра 8 адреса байта. При записи слово из младших разрядов числовой шины должно быть сдвинуто íà hm разрядов влево. Дпя выполнения требуемых сдвигов служит коммутатор 14.

Коммутатор 14 содержит (фиг,2) групп двухвходовых элементов И 35.

Первая группа элементов И, предназначенная для коммутации слова без сдвига (когда h = О), содержит k элементов И. Вторая группа, служащая для коммутации слова со сдвигом на m разрядов (h = 1), содержит (k -1 m элементов И, i-я группа, служащая для передачи слова со сдвигом на (i-1)m разрядов, содержит (k-i+1)m элементов И. Последняя

k-я группа, о суще ст вля ющая пер едачу со сдвигом íà m(k-1) разрядов, состоит из m элементов И. На фиг.2 k 4.

Входы 36 блока 14 являются информационными. Первый вход j-ro элемента

И 35 каждой группы соединен с j-м входом из информационных входов 36.

Всего имеется km информационных входов, причем каждая из групп 36,1

36.4 этих входов соответствует одно" му байту.

Вторые входы элементов И 35 каждой из k групп объединены и подключены к одному из k управляющих входов

37, которые соединены с выходами де7 адреса я | икп, а «ерез х ««и колы на вхопах ?1 и ?2 дешифратора !

9. Pассмотрим возможные комбинации копОВ х2, и х,, которые могут вОэникнуть при обращении к ячейкам из различных сегме««« оя согласно примеру по Фиг. 3.

В перлом сегменте располагаются сп ояа длиной 4 байта, они з аполняют в< ю ячейку, возможно только одно зна«Pние адреса .г«ал«г«его байта h = х„

00. Адрес ячейки из регистра 7 а - Ь,, слеповательно, ««а въ«ходе всех блоков сравнения !8 в этом случае улевые сиг««пъ«, т.P х22 = 000

Во втором сегменте располагаются слова длиной 2 байта, так,что адрес младшего разряда может принимать одно пз двух значений (Фиг.3) х 2, = (00, 1!) ° Адрес иэ регистра 7 лежит в пределах Ь,- à < Ь„, следо— яательно, на выходе первого из блоков сравнения "cE апов««тся егг|п|пч|гый сигнал, а на выходах двух другпх— нулевые, т. е, х „= 001.

В третьем сегменте (фиг. 3) располагаются слова длиной 1 байт и с адресом байта h = 00, а также слова длиной 3 байта с адресом младшего байта Ь = 01, т,е. х,„= (00,01| . Адрес ячейки лежит в пределах b2 а Ь следовательно, на выходах двух блоков 18 сравнения устанавливаются единичные сигналы, а на выходе третьем— нулевой, т. е. х„= 011, 2Z

В четвертом сегменте располагаются слова длиной 1 байт, адрес байта может принимать любое значение, т, е. х, = «О!),О1, 10,11) . Ta«как в этом случае Ь . а, то х, = ill, По предположению входы 6 микросхем

2 являются входами выбора кристалла

С8, т. е, для выполнения считывания или записи на эти входы должен быть подан сигнал высокого уровня (логическая единица). Поэтому в соответствии с фиг.3 при обращении к первому сегменту (слово длиной 4 байта) должны быть сформированы сигналы логической единицы на входах 6 всех четырех байтов, т.е. код на выходе шифратора 20 должен быть 72 = IIII, При обращении к второму сегменту

5 (в каждой ячейке по два слова по два байта) код на выходах шифратора

20 может принимать значение У2о

0011, если h = 00 (з аписывается или считывается слов х„по фиг.З), 35

3 ! 443г«29 шифратора 9. Выходы j-го элемента И

i-й группы «ерез элементы И|!И 38 подключ ены к ((3 l ) IVI+ j ) му выхо|гу !9 коммутатора. Каждая иэ групп 39, l—

39 „4 выходов коммутатора con I BpTròâóP I ОППОМу байту И С«С ГОП I Из П| ВЫХОПС я.

llумерация входов Зб и выходов 39 блока 14, групп элементов И 35, а также элементов И Зз внутри каждой груп- «и пы ведется сверху вниз. Нумерация управляющих входов 37 ведется слева направо.

Цпя того, чтобы было можно выпол- нять сдвиги информации вправо при выборке слова и влево при записи в ячейку накопителя с помощью одного и того-же набора элементов И 35 (фиг.2!, нужно, чтобы входы элементов ИЛИ группы 13 с первого по km-й были сое- >0 динены с выходами элементов И группы 10, соответствующих разрядам с

km-го по первый. Другие входы элементов ИЛИ группы 13 с первого по km-й соединены с выходами элементов И груп-25 пы 11, соответствующих разрядам числовой шины с первого по km-й. Кроме того, выходы коммутатора 14 с первого no km-й соединены с входами элементов И группы 12, соответствующих 30 разрядам числовой шины с 1«гп-го по первый и с входами накопителя 1 разрядов с первого по km-й. Нумерация разрядов накопителя и числовой шины ведется, начиная с мпадпего, т.е, разряды младшего байта выходов накопителя через элементы И 10 и элементы HJGI 13 подключаются к входам 36.4 коммутатора (фиг.2), а разряды младшего байта числовой шины 40

15 через входные элементы И 11 и элементы ИЛИ 13 подключа«отся к входам

36. ком«утатора 14.

Допустим, что число сегментов ячеек одинакового формата равно четырем.

Младший адрес первого сегмента Ь

= 00...0, а старший адрес четвертого сегмента Ь,, = 11...1. Старшие адреса первого, второго и третьего сегментов Ь«, Ь2 и Ь> являются перемен- 50 ными. Их значения, установленные для данной задачи, хранятся в регистрах

17 границ сегментов °

На фиг.3 приведен пример размещения в накопителе ячеек различного формата. В соответствии с фиг.2 принято, что максимальное число бантов, размещаемых в ячейке Е равно 4. Обозначим через и содержимое регистра! 443029

Код на входах второго дешифратора

Код на выходах шифр атор а

ХФ2 Х (Y2î

000 00

00! 00

001 .10

00!1

1100

Ol 1

0001

011

1110

000!

001 0

0100

1000

5

Или Y „= 1100, если h = 10 (для алова х,, ).

При обращении к третьему сегменту, в каждой ячейке которого могут быть слова длиной один или три байта, должно быть Y = 0001 (для слова х „), если h = 00,или Y = 1110 (для слова х (), если h 01.

При обращении к четвертому сегмен- 10 ту код на выходе шифратора 20 должен принимать значение Y z= 0001, если

h = 00 (для слова х ), Y o = 0010 если. h = Ol (для слова х < ), Y ((У

0100, если h = 10 (для слова х } !5 и Y „= 1000, если h = 11 (для слова х))) °

Возможные комбинации кодов х, и х на входах дешифратора 19 и соответствующие им коды 7 на выходах 20 шифратора 20 сведены в таблицу.

Указ анное в таблице пр еобр аз ов ание кодов реализуется блоками 19 и 20 (фиг.4). Дешифратор 19 в приводимом примере имеет 5 входов. Такой дешиф- 50 ратор может быть построен на двух стандартных 4-входовых дешифраторах

40 (например, К155ИДЗ), Такой дешифратор имеет инверсные выходы и по два управляющих входа WO и Г1, один 55 из которых является общим синхронизирующим входом 34 дешифратора,19.

Другой управляющий вход дешифраторов

40 соединен с одним из информационных входов, причем у одного дешифратора непосредственно, а у другого — через инвертор 41. Шифратор 20 состоит из элементов И-НЕ 42, которые на фиг.4 согласно их функциональному назначению изображены как элементы НЕ-ИЛИ.

Соединения выходов дешифратора 40 с входами элементов шифратора выполнены согласно указанной таблице.

Для формирования разрешающего сигнала на входах выборки регистров

17 для записи в них границ сегментов ячеек одинакового формата в структурную схему устройства (фиг.l) введен селектор 26, который может быть реализован, например, как показано на фиг.5. Задачей селектора 26 является формирование логической единицы на одном из своих выходов при совпадении кода, поступающего с выходов старших разрядов регистра 7, с соответствующими разрядами постоянного кода, . поступающего по входам 27 устройства.

Селектор (фиг.5) содержит схему

43 сравнения и дешифратор 44.

В качЕстве схемы 43 может быть использована схема сравнения К555 СП1, имеющая две группы информационных входов для сравниваемых кодов, а также 3 входа, служащих для каскадного включения этих схем, Для правильной работы селектора 26 в приводимом примере на входы А ) В н А -.В схемы 43 сравнения должны быть поданы сигналы логического нуля, а на вход А =  — логической единицы. Эти сигналы являются составляющими кода х на входах 27 устройства. Остальные q-р составляющих кода х уподаются на первые информационные входы схемы 43. Вторые информационные входы схемы 43 подключены к выходам

q-p старших разрядов регистра 7, а выходы р мпадших разрядов этого регистра подключены к информационным входам дешифратора 44, управляющий вход которого подключен к выходу

А = В схемы 43. Выходы дешифратора

44 являются выходами селектора 26 и подключены к управляющим входам регистров 17 границ сегментов. В примере по фиг ° 5 р = 2, так как количество регистров !7 в примере равно трем (q-разрядность регистра 7).

Работа устройства по фиг.l поясняется временной диаграммой,изображенной на фиг.6, где Cl-ÑÇ вЂ” синхроl 443029 сигналы первого — третьего тактов, поступающие по входам 31-33 устройства, 11 g -119о — сигналы на управляющих шинах 28-30; Y — код на выходах i-го блока, а у сигнал на выходе j-го элемента по фиг.l.

Запоминакицее устройство работает следующим образом.

В режиме виборки устройство находится при U<> = 1 и U<9 >

17 и на входах 22 дешифратора 19 устанавливается код, соответствующий сегменту обращения, На входах 21 дешифратора 19 присутствует адрес бай- 20 та h = Уа. Сигнал у с выхода элемента ИПИ-НЕ 24 имеет низкий уровень в течение второго и третьего тактов.

Этим сигналом, поступающим на вход

34 дешифратора 19, последний пере- 25 водится в активное состояние. В это же вре. я в соответствии с приведен— ной таблицей и с фиг.4 на выходах шифратора 20 и, следовательно, на входах 6 микросхем 2 накопителя 1 фор 30 мируются сигналы маски. Так как U<9 — 0 и у =-1, то элементы 2 накопителя

У находятся в режиме считывания, Таким образом в течение второго и третьего тактов информация из ячеек по адресу а = Y> из выбранных сигналами маски Y > микросхем 2 поступает через открытые сигналом U, элементы И 10, элементы ИП11 13, коммута" тор 14 и открытие сигналом U эле- 40 менты И 12 на числовую шину 15. При этом в коммутаторе 14 под управлением кодà h = Y< выбранное слово будет размещено в младших разрядах числовой шины.

Допустим, считывается слово х„ из второго сегмента по фиг.3, т.е, для содержимого регистра 7 выполняется Ь < (a c Ъ с Ь, Такому значению 5О адреса ячейки q соответствует код

001 на выходах блоков 8 сравнения.

Слово х имеет адрес младшего байта

Y = h = 10. Таким образом, на входах

8 дешифратора 19 в первом такте в результате записи адресов ячейки и байта в регистры 7 и 8 устанавливается код х, о х, = 00110 ("0" — символ конкатенации) .

Во втором такте сигналом у „д ешифратор 19 переводится в активное состояние, в котором он удерживается до конца цикла. Входной код дешиф.ратора х о х, = 00110 преобразуется блоками 19 и 20 согласно фиг.4 и приведенной таблице в код маски Y „=

=1100„: который поступает на входы 6 микросхем 2 накопителя 1. При этом на входы 6 (т. е, CS) тех микросхем

2, которые соответствуют двум старшим байтам, т. е. расположению слова х1т будут поступать сигналы логической единицы, что переведет эти микросхемы в режим считывания. В результате на выходах накопителя — в разрядах, соответствующих двум старшим байтам, у ст анавлив ается код х, а в двух младших байтах сохраняются сигналы режима хранения. Так как

11 = 1, этот код через открытые элементы И 10 и элементы И11И 13 поступает на входы 36 коммутатора 14 (фиг. 2), причем слово х, поступит на входы 36.1 и 36.2 (входы двух старших байтов при выборке).

С момента записи адреса байта в первом такте в регистр 8 на его выходе в примере устанавливается код

Y> = h = 10, что с помощью дешифратора 9 приведет к появлению сигнала логической единицы на третьем иэ входов 37 коммутатора 14 (фиг.2) . В результате откроется третья группа элементов И 35, и слово поступит на выходы 39.3 и 39.4 коммутатора, причем младший из двух байтов слова х„ с входов 36,2 поступит на выход 39,4, т,е. в младшие разряды числовой ши-: ны 15, так как элементы И 12 открыты сигналом U< . Нумерация групп элементов 35 по фиг ° 2 ведется сверху вниз, а входов 37 — слева направо, Таким образом в режиме выборки данные Y (т. е. с выхода элементов

1Я

И 12) появляются на числовой шине

15 во втором такте, причем мпадший байт выбираемого слова оказывается в младших разрядах числовой шины.

По окончании третьего такта сигналы данных снимаются (фиг.б).

В режиме записи устройство находится при U = 1 и Uzz = U = О, й9

Формирование сигналов на входах 6 элементов 2 накопителя происходит так же, как и при выборке. В третьем. такте формируется сигнал у на входах 5 элементов 2, которые явля1443029!

Запоминающее устройство, содержащее регистр адреса ячейки памяти, информационные и управляющий входы которого соединены с одноименными входами регистра адреса байта и являются соответственно адресными и первым синхронизирующим входами устройства, выходы регистра адреса ячейки памяти подключены к адресным входам накопителя, выходы которого соедине ются входами разрешения записи WR.

;-!то приводит к тому, что в те элементы 2 накопителя, которые выбраны сигналами по входам 6 в ячейку по адресу из регистра 7, будет записана информация, поступающая по входам 4 с коммутатора 14. По этим входам поступает слово из числовой шины 15 через открытые элементы И 11, элементы 10

ИЛИ 13 и ту из групп элементов И 35 коммутатора, которая обеспечивает сдвиг влево под управлением информации из регистра 8.

Пусть, например, требуется за- !5 писать информацию в позиции слова х, по фиг.3, т.е. в одну из ячеек сегмента, адреса котбрых лежат в пределах Ь с а Ь . Поэтому так же, как и при выборке на входах 22 де- 20 шифратора 19 установится код х

= 001. Так как адрес младшего байта этого слова h = х, = 10 то согласно таблице и соединениям по фиг.4 код х о х< — — 00110 будет преобразо- 25 ван блоками 19 и 20 в.код У. „= 1100, который присутствует на соответствующих входах б элементов 2 накопителя в течение второго и третьего тактов, Сигналами этого кода микросхемы 2 !О накопителя, соответствующие двум старшим байтам, переводятся в активное со ст оя ни е.

Через элементы И 11 и ИЛИ 13 информация из числовой шины 15 поступает на входы коммутатора 14, причем слово х, — на входы 36.1 и 36.2. Так как У. = h = 10, то сигнал логичес-Я кой единицы с выхода дешифратора 9 устанавливается на третьем из входов 40

37 коммутатора. Тем самым открывается третья группа элементов И 35, через которую слово х4 поступает на выходы 39,3 и 39.4 коммутатора (фиг.2) и на входы 4 элементов 2 на- 45 копителя, соответствующих двум старшим байтам ячейки. В третьем такте слово х записывается, B старшие байты ячейки по адресу У на фронте сигнала у . Поэтому на числовой шине 50

19 сигналы записываемых данных должны," быть выставлены не позже, чем во втором такте, и могут быть сняты не ранее, чем к концу третьего такта,, как показано на фиг.б. 55

В режиме записи границ сегментов устройство находится при U = 1 и а 11 9 0 ° Возможны два случая о

Если разрядность числовой шины 15 достаточна для одновременной передачи всех границ, которые должны быть записаны в регистры 7, то запись в них осуществляется следующим образом. Будем считать, что коды границ сегментов удерживаются на числовой шине 15 в течение второго и третьего тактов (как и в режиме записи информации), как показано на фиг.б. В третьем такте формируется сигнал у, поступающий на первые управляющие входы регистров 17 (входы С). На фронте сигнала у . коды границ зон фиксируются в регистрах 17, которые в этом случае могут быть реализованы на D-триггерах. Их вторые управляющие входы и селектор,26 при этом не нужны.

Если разрядность числовой шины !

5 мала, то запись в регистры 17 может быть осуществлена по отдельности. В этом случае к началу первого такта на адресной шине должен быть установлен код, старшие разряды которого совпадают с кодом по входу 27 устройства, а младшие (по фиг.5 два разряда) определяют регистр 17, в который выполняется запись. В результате на выходе схемы 38 совпадения появляется сигнал, который по

U-входу переводит дешифратор 39 в активное состояние. В соответствии с кодом на D-входах дешифратора 39 последний формирует на одном из своих выходов сигнал, который подается на второй управляющий вход (Чвход разрешения записи) выбранного регистра 17. В третьем такте в этот регистр записывается информация из

iHCJIOBOH IllHHbl 15 CHI HBJIOM g, поступающим на первый управляющий вход (С-вход). Регистры 17 в этом случае должны быть реализованы íà DUтриггерах (например, регистр

К555ИР27).

Формула и з о б р е т ения

14430 ны с первыми входами элементов И первой группы, выходы которых подключены к первым входам соответствующих элементов ИЛИ группы, вторые входы

1 р которых соединены с выходами соответствующих элементов И второй группы, первые входы которых подключены к выходам элементов И третьей группы и являются информационными входами- 111 выходами устройства, выходы элементов ИЛИ группы соединены с информационными входами первой группы коммутатора, выходы и информационные входы второй группы которого подключены соответственно к первым входам соответствующих элементов И третьей группы и к выходам первого дешифратора, входы которого соединены с выходами регистра адреса байта и с информационными входами первой группы второго дешифратора, выходы которого подключены к входам шифратора, выходы которого соединены с входами выборки соответствующих байтов на- 25 копителя, вход записи которого подключен к выходу первого элемента И, первый вход которого соединен с первым входом второго элемента И, с вторым входом элемента ИЛИ-НЕ и яв- ЗО ляется третьим синхрониэирующим входом устройства, второй вход первого элемента И подключен к вторым входам элементов И второй группы и является входом записи информации устройства, 12

Ф

29 вторые входы элементов И первой группы соединены с вторыми входами эле" ментов И третьей группы и являются входом чтения устройства, выход элемента ИЛИ-НЕ подключен к управляющему входу второго дешифратора, первый вход элемента ИЛИ-НЕ является вторым синхроннзирующим входом устройства, а второй вход второго элемента И является входом записи границ сегментов устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия и упрощения устройства, в него введены группа регистров границ сегментов, группа блоков сравнения и селектор адреса, причем выходы регистра адреса ячейки памяти соединены с входами первой группы селектора адреса и блоков сравнения, выходы которых подключены к информационным входам второй группы второго дешифратора, выходы селектора адреса соединены с входами выборки соответствующих регистров границ сегментов, синхровходы которых псдключены к выходу второго элемента И, а выходы соединены с входами второй группы соответствующих блоков сравнения, выходы коммутатора подключены к информационным входам накопителя, а входы второй группы селектора адреса являются установочными входами устройства.

1443029

36.Л

В?.

I семеня 3,=0„,0

1443029

Ьо <и < Ф1

fig =пап

l443029 /

С7 50

У, Yg

y> (O) Ъ п

ygf

yig (guwue)

Уд

Фиг б

Составитель О.Исаев

Техред А.Кравчук

Корректор С.Черни

Редактор А.Шандор

Заказ 6387/47 Тираж 590 Подписно е

ВНИИПИ Гасударственного комитета СССР по делам изобретений и открытий

113035, Москва, И-35, Раушская наб., д. 4/5

Производственно"полиграфическое предприятие, r, Ужгород, ул. Проектная,