Многоканальный коммутатор

Многоканальный коммутатор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электронной коммутационной технике и может быть использовано в автоматических системах сбора информации. Цель изобретения - повышение достоверности информации . Многоканальный коммутатор содержит в каждом канале источник 9 информации , ключевые элементы 10 и 11, синхронный D-триггер 12. Кроме того, устройство включает делитель 2 частоты , блок 3 управления, ключевой элемент 4, источник 5 тока, шины 6-8 питания, общую и информационную, устройство 13 формирования адреса, блоки 14-17 из m элементов И, блоки 20-24 из п элементов И, блоки 18 и 19 из m элементов ИЛИ, блок 25 аналого-цифровых преобразователей, запоминающие устройства 26 и 27, регистр 28 адреса, триггеры 29 и 30 Шмидта, элементы И 31 и 32 и счетный триггер 33 со счетным входом. Коммутатор осуществляет поочередное подключение потребителя информации к одному из двух запоминающих устройств 26 и 27, обновление информации в которых происходит поочередно при наличии запросов на информацию от потребителя и постоянно при их отсутствии. 1 ил. (Л

СОЮЗ СОВЕТСКИХ

СО1.1ИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 Н 03 К 17/56

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4250337/24-21 (22) 25.05.82 (46) 07.12.88. Бюл. У 45 (72) В.И. Белицкий и А.А. Бянкин (53) 681.326.34(088.8) (56) Авторское свидетельство СССР

Р 1187260, кл. Н 03 К 17/04, 1984.

Авторское свидетельство СССР

У 1226644, кл. Н 03 К 17/56, 1984. (54) МНОГОКАНАЛЬНЫЙ КОММУТАТОР (57) Изобретение относится к электронной коммутационной технике и может быть испольэовано в автоматических системах сбора информации. Цель изобретения — повышение достоверности информации. Многоканальный коммутатор содержит в каждом канале источник 9 информации, ключевые элементы 10 и 11, синхронный D-триггер 12. Кроме того, устройство включает делитель 2 часГ- — — г

„„SU„„1443159 A1 тоты, блок 3 управления, ключевой элемент 4, источник 5 тока, шины 6-8 питания, общую и информационную, устройство 13 формирования адреса, блоки 14-17 из m элементов И, блоки 20-24 из и элементов И, блоки IS u

19 из m элементов ИЛИ, блок 25 аналого-цифровых преобразователей, запоминающие устройства 26 и 27, регистр 28 адреса, триггеры 29 и 30

Шмидта, элементы И 31 и 32 и счетный триггер 33 со счетным входом.

Коммутатор осуществляет поочередное подключение потребителя информации к одному из двух запоминающих устройств 26 и 27, обновление информации в которых происходит поочередно при наличии запросов на информацию от потребителя и постоянно при их отсутствии. 1 ил.

1443!59

Изобретение относится к электронной коммутационной технике и может быть использовано в автоматических системах сбора информации.

Целью изобретения является повышение достоверности считываемой информации путем реализации в многоканальном коммутаторе поочередного подключения потребителя информации к одному lO из двух 03У многоканального коммутатора, обновленче информации в которых происходит поочередно при наличии запросов и постоянно при их отсутствии.

На чертеже приведена функциональ- 15 ная схема многоканального коммутатора.

Многоканальный коммутатор содержит генератор I тактовых импульсов, дели- тель 2 частоты, блок 3 управления, выход которого подключен через ключевой 20 элемент 4 и источник 5 тока к шине 6 питания, общую шину 7, информационную шину 8, в каждом канале истдчник 9 информации, первый и второй ключевые элементы 10 и 11 и синхронный

D — триггер 12, устройство 13 формирования адреса, первый 14, второй

15, третий 16 и четвертый 17 блоки иэ m элементов И каждый, первый 18 и второй 19 блоки из m элементов ИЛИ каждый, первый 20, второй 21, третий

22 и четвертый 23 блоки из и элементов И каждый, блок 24 ив и элементов ИЛИ, блок 25 аналого-цифро.вого преобразования (далее — АЦП), 35 первое 26 и второе 27 запоминающие устройства, регистр 28 адреса, первый 29 и второй 30 триггеры Шмидта, первый 31 и второй 32 элементы И, счетный триггер 33, причем выход ге- 40 нератора 1 тактовых импульсов соединен с входом делителя 2 частоты, блока 3 управления, устройства 13 формирования адреса и с входами синхронизации D-триггера 12 каждого какала, вторые входы элементов И блоков 14 и 16 подключены к соответствующим выходам устройства 13 формирования адреса, выходы одноименных элементов И блоков !4 и 15 соединены соответственно с первыми и вторыми входами соответствующих элементов

ИЛИ блока 18, а выходы одноименных элементов И блоков !6 и 17 соединены соответственно с первыми и вторыми входами соответствующих элементов

ИЛИ блока 19, выходы блоков 18 и 19 соединены с соответствующими адресными входами запоминающих устройств 26 и 27 соответственно, информационные входы которых соединены с соответствующими выходами элементов И блоков

20 и 21 соответственно, а информационные выходы запоминающих устройств

26 и 27 соединены с вторыми входами элементов И соответственно блоков

22 и 23, а выходы элементов И блоков

22 и 23 соединены соответственно с первыми и вторыми входами соответствующих элементов ИЛИ блока 24, выходы которого соединены с информационными выходами Данные" многоканального коммутатора, вторые входы элементов

И блоков 20 и 21 соединены с соответствующими выходами блока 25 AIgI,âõîä которого подключен к информационной шине, вход "Запрос" многоканального коммутатора соединен с входом счетного триггера 33 и первыми входами элементов И 31 и 32, вторые входы которых соединены соответственно с прямым и инверсным выходами триггера

33, а выходы элементов И 31 и 32 соединены соответственно с входами триггеров Шмидта 29 и 30. Прямой выход триггера 29 соединен с первыми входами элементов И блоков 15 и 22 и входом "Чтение" запоминающего устрдйства 26, а инверсный выход триггера 29 соединен с первыми входами элементов И блоков 14 и 20 и входом

"Запись" запоминающего устройства

26. Прямой выход триггера 30 соединен с первыми входами элементов И блоков 17 и 23 и входом "Чтение" запоминающего устройства 27, а инверсный выход триггера 30 соединен с первыми входами элементов И блоков 16 и 31 и входом "Запись" запоминающего устройства 27. Выход источника

9 информации в каждом канале через первый ключевой элемент 10 подключен к информационной шине 8, первый вход источника 9 информации соединен с общей шиной 7, а второй вход через второй ключевой элемент Il соединен с шиной 6 питания. Информационный вход D-триггера 12 первого канала соединен с выходом делителя

2 частоты и синхронизирующим входом устройства 13 формирования адреса, прямые выходы D-триггеров 12, кроме триггера 12 последнего канала соединены с информационными входами

D-триггеров 12 последующих каналов и с входами ключевых элементов 10 и

I1 соответственно своих каналов.

14431

15

Многоканальный коммутатор работает следующим образом.

После включения питания многоканальный коммутатор устанавливается в исходное состояние, при котором синхронно D-триггеры 12 на прямых выходах имеют низкий уровень напряжения, на прямых выходах триггеров

Шмидта 29 и 30 при отсутствии сигнала "Запрос" от потребителя информации и на всех выходах устройства

13 формирования адреса также низкий уровень напряжения. При отсутствии сигнала "Запрос", представляющего собой высокий уровень напряжения во все время, необходимое для доступа к одному из запоминающих устройств

26 и 27, на первые входы элементов

И блоков 14 и 20 и блоков 16 и 21 и входы Чтение" запоминающих устройств 26 и 27 с инверсных выходов соответствующих триггеров 29 и 30 подается высокий уровень напряжения.

Генератор 1 тактовых импульсов формирует последовательность тактовых импульсов с периодом следования Т.

Тактовые импульсы подаются на вход делителя 2 частоты, блок 3 управления, входы синхронизации D òðèãгеров 12, вход устройства 13 формирования адреса.

Делитель 2 частоты выделяет из последовательности тактовых импульсов каждый N-й импульс, который с его выхода поступает на информационный вход D-триггера 12 первого канала и устанавливает на его выходе высокий уровень напряжения, которое открывает ключевые элементы 10 и

11 этого канала. В результате этого источник 9 информации первого канала подключается соответственно к шине

6 питания и информационной шине 8.

При этом все ключевые элементы

10 и 11 остальных каналов заперты, и опрос других источников 9 информации не производится.

При поступлении на синхронизирующие входы D- триггеров 12 следующего тактового импульса переключается Dтриггер 12 второго канала, и напряжение, установившееся на .его выходе, открывает соответствующие ключевые элементы 10 и 11 и подключает источник 9 информации второго канала к информационной шине 8.

После того, как опрошен источник

9 информации последнего канала, де59

4 литель 2 частоты формирует новый импульс запуска для Р-триггера 12 первого канала, и процесс повторяется.

Последовательность тактовых импульсов, вырабатываемая генератором 1 тактовых импульсов, поступает на блок

3 управления, формирующий последовательность импульсов длительностью и периодом повторения Т, которые поступают через дополнительный ключевой элемент 4 на источник 5 тока, который включает питание каналов только на время t „ их опроса.

В паузе (Т-t ) источник 5 тока отк-. н лючен от всех каналов.

Устройство 13 формирования адреса представляет собой двоичный счетчик импульсов, где ш logqN с выходами для каждого разряда кода.

Десятичное значение кода счетчика, увеличенное на единицу, соответст.вует номеру канала многоканального коммутатора, подключенного к информационной шине 8 в данный момент времени. Сброс счетчика осуществляется подачей на синхронизирующий вход устройства 13 формирования адресов с выхода делителя 2 частоты.

Информация от источников 9 информации с информационной шины 8 поступает на вход блока 25 АЦП. Время аналого-цифрового преобразования блока

25 АБП t C Т (Т вЂ” период следования тактовых импульсов). С выхода блока

25 АЦП информация в параллельном иразрядном коде .через элементы И блоков 20 и 21 из и элементов И подается на информационные входы запоминающих устройств 26 и 27. Адрес источника 9 информации с выхода устройства 13 формирования адреса через блоки 14 и 16 из m элементов И и блоки 18 и 19 из m элементов ИЛИ подается на адресные входы запоминающих устройств 26 и 27.

Свободный доступ потребителя информации к источнику 9 информации реализуется предоставлением потребителю свободного доступа к информации, записанной в запоминающих устройствах 26 и 27 ° Для получения необходимой информации потребитель информации записывает адрес требуемого канала (адрес ячейки памяти в запоминающих устройствах 26 и 27). в регистр 29 адреса, формирует сигнал "Запрос" и подает его на вход счетного триггера 33 и первые входы элементов И 31 и 32. Элементы

И 31 и 32 поочередно коммутируют сигнал "Запрос" на входы соответст5 венно триггеров Шмидта 29 и 30. Например, все нечетные запросы посту-пают на вход триггера Шмидта 29, а четные — на вход триггера 30. Пусть первый запрос поступает на вход триг -)0 гера 29, Тогда на инверсном выходе триггера 29 и соответственно на первых входах элементов И блоков 1ч и

20, входе "Запись" запоминающего устройства .26 устанавливается низкий уровень напряжения, в результате чего код адреса опрашиваемого канала не.проходит через блоки .4 и

18 на адресные входы запоминающего устройства 26, код информации с вы- 20 хода блока 25 АЦП не поступает через блок 20 на информационные входы запоминающего устройства 26. С прямого выхода триггера 29 высокий уровень напряжения подается.на первые 25 входы элементов И блока 15, блока

22 и на вход "Чтение" запоминающего устройства 26, разрешая считывание информации с ячейки памяти запоминающего устройства 26 по адресу, про- 30 ходящему с регистра 28 адреса через .блоки 15 и 18 на адресные входы ""апоминающего устройства 26. Информация с запоминающего устройства 26 через блоки 22 и 24 поступает на информационные выходы многоканального коммутатора.

45 ветствующими выходами регистра адреса, входы которого соединены с адресными входами коммутатора, выход

После снятия сигнала "Запрос" на входе триггера 29 ус анавливается низкий. уровень напряжения и процесс записи информации источников 9 информации в запоминающее устройство 26 возобновляется. При этом в процессе считывания информации с запоминающего устройства 26 обновление информации в запоминающем устройстве 27 не прерывается. При поступлении следующего (в данном примере второго) запроса триггер 33 изменяет свое состояние, и на прямом выходе устанавливается низкий уровень напряжения, на инверсном выходе — высокий уровень напряжения, Сигнал Запрос" поступает через открытый элемент И 32 на вход триггера 30. При этом становится возможным доступ к информации, записанной в запоминающем устройстве 27.

Ф о р м у л а и з о б р е т е н и я

Многоканальный коммутатор, содержащий генератор тактовых импульсов, делитель частоты, блок управления, выход которого подключен через ключевой элемент и источник тока к шине питания, общую шину, информационную шину, устройство формирования адреса, первый и второй блоки из m элементов И каждый, первый блок из

m элементов HiIH, блок аналого-цифрового преобразования, первый блок из и элементов И, первое запоминающее устройство, первый триггер Шмидта, регистр адреса, в каждом канале— источник информации, первый и второй ключевые элементы и синхронный Dтриггер, выход источника информации в каждом канале через первый ключевой элемент подключен к информационной шине., первый вход источника информации соединен с общей шиной, а второй вход через второй ключевой элемент соединен с шиной питания, информационный вход D-триггера первого канала соединен с выходом делителя частоты, выходы D-триггеров, кроме D-триггера последнего канала, соединены с информационными входами D-триггера последующих каналов и управляющими входами первого и второго ключевых элемен— тов своих каналов, первые входы элементов И первого блока из и элементов И, первого блока из тп элементов

И и вход "Запись" перво|о запоминаю щего устройства соединены с инверсным выходом первого триггера Шмидта, прямой выход которого подключен к входу "Чтение" первого запоминающего устройства и к первым входам элемен-.îâ И второго блока из m элементов И, вторые входы элементов И второго блока из m элементов И соединены с соотгенератора тактовых импульсов еоединен с входами делителя частоты, блока управления, счетным входом устройства формирования адреса и с входами синхронизации D-триггера каждого канала, К-вход устройства формирования адреса подключен к выходу делителя частоты, вторые входы элементов И первого блока из ш элементов И под-. ключены к соответствующим выходам уст-! ройства формирования адреса,, выходы

1443 j 59

Составитель А. Чаховский

Редактор В. Бугренкова Техред Л.Сердюкова Корректор С. Черни

Заказ 6395/54 Тираж 929 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г.. Ужгород, ул. Проектная, 4 одноименных элементов И .первого и второго блоков из m элементов И соединены соответственно с первыми и вторыми входами соответствующих элеS .ментов ИЛИ блока из m элементов ИЛИ, выходы которого соединены с соответствующими адресными входами первого запоминающего устройства, информационные входы которого соединены с соответствующими выходами элементов

И первого блока из и элементов И, вторые входы элементов И первого блока из и элементов И соединены с выходами блока аналого-цифрового преоб- 15 разования, вход которого подключен к информационной шине, о т л и ч а ю шийся тем, что, с целью повышения достоверности считываемой информации, введены третий и четвертый 20 блоки из m элементов И каждый, второй, третий, четвертый блоки из п элементов И каждый, второй блок из m элементов ИЛИ, блок из п элементов ИЛИ, первый, второй элементы И, второе за- 25 поминающее устройство, второй триггер Шмидта, счетный триггер, вход Запись" второго запоминающего устройства, первые входы элементов И третьего блока из m элементов И и второго блока из и элементов И соединены с инверсным выходом второго триггера Шмидта, прямой выход которого подключен к входу "Чтение" второго запоминающего устройства, к

35 первым входам элементов И четвертого блока из и элементов И и четвертого блока из m элементов И, вторые входы элементов И которого соединены с соответствующими выходами регистра 4п адреса, выходы элементов И четвертого флока ив m элементов И соединены с соответствующими вторыми входами элементов ИЛИ второго блока из m элементов ИЛИ, выходы которых соединены с соответствующими адресными входами второго запоминающего устройства, d первые входы элементов ИЛИ второго блока из ш элементов ИЛИ соединены с соответствующими выходами элементов И третьего блока из m элементов И, вторые входы элементов И. которого подключены к соответствующим вьмодам устройства формирования адреса, первые входы элементов И третьего блока из ш элементов И соединены с прямым выходом первого триггера Шмидта, вторые входы элементов И второго блока из и элементов И соединены с соответствующими выходами блока аналого-цифрового преобразования, а выходы элементов И второго блока из и элементов И соединены с соответствующими информа- ционными входами второго запоминающего устройства, информационные выходы первого и второго запоминающих устройств соединены с вторыми входами соответствующих элементов И соответственно третьего и четвертого блоков из п элементов И, выходы элементов

И которых соединены соответственно с первыми и вторыми входами соответствующих элементов KIN блока из и элементов ИЛИ, выходы которого соединены с информационными вьмодами "Данные" многоканального коммутатора, вход "Запрос" многоканального коммутатора соединен с входом счетного триггера и первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с прямым и инверсным выходами счетного триггера, а выходы первого и второго элементов И соединены соответственно. с вхо" дами первого и второго триггеров шмидта.