Устройство для контроля микропроцессора

Устройство для контроля микропроцессора

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычисЛ1Т - тельной технике и может найти применение при построении надежных микропроцессорных систем. Цель изобретения - повышение быстродействия устройства . Устройство для контроля микропроцессора содержит счетчик 1, схему сравнения 2, первый элемент И 3, первый регистр 4, блок постоянной памяти 5, сумматор 6, второй регистр 7, мультиплексор 8, второй 9, третий 10 и четвертый 11 элементы И, первый 12 и второй 13 триггеры и элемент НЕ 14. 1 ил. 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 06 F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСХДАРСТВЕКНЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4236236/24-24 (22). 09.03.87 (46) 15.12.8S. Бюл. М 46 (71) Андроповский авиационный технологический институт (72) М.А.Гладштейн, В.М.Комаров, Н.А. Шубин и И.Ç.Альтерман (53) 681.3(088.8) (56) Авторское свидетельство СССР

Ф 788851, кл. G 06 F 11/28, 1978.

Авторское свидетельство СССР

У 1119018, кл. G 06 У 11/28,. 1982. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРА

„„QQ„„1444783 А ) (57) Изобретение относится к вычисЛИтельной технике и может найти прииенение при построении надежных микропроцессорных систем. Цель изобретения — повышение быстродействия устройства. Устройство для контроля микропроцессора содержит счетчик 1, схему сравнения 2, первый элемент И 3, первый регистр 4, блок постоянной памяти 5, сумматор 6, второй регистр

7, мультиплексор 8, второй 9, третий 1О и четвертый 11 элементы И, первый 12 и второй 13 триггеры и элемент НЕ 14 . 1 ил . 1 табл, 1444 783

Изобретение относится к области вычислительной техники и может найти применение при построении надежных микр опр оцес с ор ных с и с т ем, Цель изобретения — повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства для контроля микропроцессора. 10

Устройство для контроля микропроцессора содержит счетчик 1, схему 2 сравнения, первый элемент И

3, первый регистр 4, блок 5 постоянной памяти, сумматор 6, второй ре- 15 гистр 7 .мультиплексор 8, второй 9, третий 10 и четвертый 11 элементы И, первый 12 и второй 13 триггеры, элемент НЕ 14, контролируемый микропроцессор 15, выход неисправности 20 устройства 16.

Устройство работает следующим образом.

После включения питания в схеме контролируемого микропроцессора 15 формируется сигнал oброса RESET который через шину управления поступает на входы сброса счетчика 1, второго регистра 7 и триггеров 12, 13 что приводит к их установке в нулевое 30 состояние. Одновременно счетчик команд микропроцессора 15 также устанавливается в нулевое состояние. Затем микропроцессор 15 начинает последовательную выборку и исполнение команд по заданной программе. Для микропроцессора серии КР580 последние могут быть однобайтными, двухбайтными и трехбайтными. В результате этого адрес следующей команды может быть40 больше адреса предыдущей команды соответственно на одну, две или три единицы мпадшего разряда при условии правильного функционирования микропроцессора. Кроме того, в системе ко-45 манд микропроцессора имеются команды переходов (ветвлений),. которые могут скачком изменять содержимое счетчика команд микропроцессора. Момент считывания первого байта команды легко идентифицируется по совпадению сигналов на линиях выборки и рвого байта команды (И1) и чтения памяти (MEMR) шины управления микропроцессора 15. В этот момент сработает третий элемент И 10 и код.первого байта команды, установленный в это время на шине данных, будет зафиксирован в первом регистре 4. Этот байт поступит на адресные входы блока 5 постоянной памяти. В результате чего на его осHOBHOM выходе будет установлен код, равный количеству байт в команде, а на дополнительном выходе код типа команды (операционная команда — команда перехода). В частности, для контроля микропроцессора серии КР580 коды, хранимые в блоке 5 постоянной памяти, должны соответствовать данным, приведенным в таблице. Каждая клеточка этой таблицы соответствует одному из 256 возможных адресов, Строки таблицы соответствуют 16 возможным состояниям старших разрядов адреса, а столбцы—

16 возможным состояниям мпадших разрядов адре а (номера строк и столбцов указаны шестнадцатиричными числами) .

Код в каждой клетке состоит из двух цифр. Левая цифра соответствует состоянию дополнительного выхода блока

5 постоянной памяти и равна единице, если адресный байт соответствует команде перехоца, в противном случае равна нулю. Правая цифра соответствует десятиричному эквиваленту двоичного кода, формируемого на основном выходе блока 5 постоянной памяти, и равна количеству байт (1„ 2 или 3) команды микропроцессора 15. Таким образом, на выходах блока 5 постоянной памяти непоoредственно после момента фиксации первого байта очередной команды в первом регистре 4 будет установлен код в соответствии с данными таблицы, В результате возможны две ситуации: очередная команда не является командой перехода, очередная команда — команда перехода..

В первом случае на вход D первого

|триггера 12 поступит сигнал "0" и по окончании сигнала с выхода третьего элемента И 10 первый триггер 12 не изменит своего состояния. Код байтности очередной команды с основного выхода блока 5 постоянной памяти поступит на первый вход сумматора 6, а на второй

его вход через мультиплексор 8 поступит код из второго регистра 7. По этим данным сумматор 6 формирует сумму и перенос (для микропроцессора

КР580 мультиплексор 8, сумматор 6 и регистр 7 содержат по два двоичных разряда, так как двоичный код. байтности может быть только 01,10 или 11)

Сумма поступит на вход второго регистра 7 и будет записана в него по

Формула изобретения

Устройство для контроля микропроцессора, содержащее счетчик, схему сравнения и первый элемент И, первый вход которого соединен с выходом схемы сравнения, старшие разряды первой группы информационных входов которой

1 соединены с группой выходов счетчика, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия, 3 144478 заднему фронту сигнала с. выхода третьего элемента И 10 благодаря элементу HE 14, Сигнал с выхода последнего пройдет также на вход инкрементиро5 вания счетчика 1 через второй элемент

И 9, если значение переноса на выходе сумматора 6 будет равно "1". Таким образом, в счетчике 1 (старшие разря- ды) и во втором регистре 7 (младшие 10 разряды) будет сформирован ожидаемый код адреса первого байта следующей команды. Этот код поступает на вход схемы 2 сравнения. В момент извлечения первого байта следующей команды 15 микропроцессор 15 сформирует ее адрес на шине адреса и сигналы М1 и

МЕМЕ на шине управления, Если микропроцессор 15 работал без сбоев, то выданный адрес совпадает с ожидаемым 2р адресам, поступающим из счетчика и второго регистра 7. В этом случае на инвертирующем выходе схемы 2 сравнения будет установлен нулевой потенциал, что обе печивает пассивный ло- 25 гический.уровень на выходе первого элемента И 3. Если же имел место сбой, то адреса .будут неравны, на выходе схемы 2 сравнения появится сигнал

"1". Совпадение этого сигнала с ак- 30 тинным сигналом с инверсного выхода первого триггера 12 и сигналом с выхода третьего элемента И 10 вызовет срабатывание первого элемента И 3, установку второго триггера 13 и появ- З ление на выходе устройства 16 активного сигнала, свидетельствующего о неправильной работе микропроцессора.

Причем интервал времени между моментом,возникновения сбоя и моментом 4р появления сигнала на выходе устройства 16 не превышает длительности одной команды. Если же очередная команда — команда перехода, то на дополнительном выходе блока 5 постоян- 45 ной памяти будет установлен единичный сигнал. В результате по заднему фронту сигнала с выхода третьего элемента И 10 благодаря элементу НЕ

14 первый триггер 12 перейдет в

50 единичное состояние. Сигнал с его инверсного выхода заблокирует контроль совпадения адресов при извлечении следующей команды с помощью первого элемента И 3. Кроме того произойдет переключение мультиплексора 8 и он подключит к второму входу сумматора 6 младшие разряды шины адреса контролируемого микро3

4 процессора 15. Таким образом, при извлечении первого байта команды, следующей за командой перехода, контроль не проводится, а ее адрес плюс байтность команды (ожидаемый адрес следующей команды) фиксируется в счет. чике 1 и втором регистре 7. Фиксация старших разрядов адреса в счетчике

1 производится сигналом с выхода четвертого элемента И f 1, работа которого разрешается единичным сигналом с выхода триггера 12. Запись младших разрядов, представляюпрх собой сумму младших разрядов адреса очередной команды с ее байтностью. с выхода сумматора 6 во второй регистр 7, а также учет переноса с выхода сумматора 6 в счетчик 1 происходит анало гично первому случаю. Кроме того, по окончании считывания команды следующей за командой перехода если она,конечно, сама не является командой перехода), просходит возврат первого триггера 12 в состояние "0" и,следовательно, .- восстанавливается режим контроля. Таким образом, за исключением моментов перехода в устройстве постоянно контролируется равенство адреса, выдаваемого микропроцессором 15 и ожидаемого адреса.

Это позволяет выявлять не только сбои счетчика команд микропроцессора 15, но и исправность шин адреса и данных, а также внутренних магистралей микропроцессора и его управляющего устройства.

Сигнал .с выхода устройства 16 может быть использован различным образом, например: для световой или звуковой сигнализации о неправильной работе микропроцессора, для прерывания или сброса микропроцессора с целью восстановления вычислений после сбоя, для подключения резервного микропроцессора в случае отказа контра лируемого.

5 1444 оно содержит первый и второй регистры, блок. постоянной памяти, сумматор, мультиплексор, второй, третий и четвертый элементы И, элемент НЕ, первый

5 и второй триггеры, причем информационный вход первого регистра является входом устройства для подключения к шине данных контролируемого микропроцессора, выход первого регистра 10 соединен с, адресным входом блока постоянной памяти, выход поля.количества байтов в команде которого соединен с первым информационным входом сумматора, второй информационный вход 15 которого соединен с выходом мультиплексора, группа выходов второго регистра соединена с младшими разрядами первой группы информационных входов схемы сравнения и с первой груп- 20 пой информационных входов мультиплексора, вторая группа информационных входов схемы сравнения образует вход .устройства для подключения к шине адреса контролируемого микропроцессора, старшие и младшие разряды входа устройства для подключения к шине адреса контролируемого микропроцессора подключены соответственно к группе информационных входов счетчи- 30 . ка и к второй группе информационных входов мультиплексора, выход переноса сумматора соединен с первым входом второго элемента И, выход которо го соединен со счетным входом счет чика, вход сброса которого, R-входы

783 первого и второго триггеров и вход сброса второго регистра подключены к входу устройства для подключения к выходу сброса контролируемого микропроцессора, входы устройства для подключения к выходу признака первого байта команды и к выходу чтения памяти контролируемого микропроцессора подключены соответственно к первому и второму входам третьего элемента И, выход которого соединен с входом синхронизации первого регистра, с входом элемента НЕ, с вторым входом первого элемента И и с первым входом четвертого элемента И, выход элемента НЕ соединен с входами синхронизации первого триггера и второr о регистра и с вторым входом второго элемента И, D-вход первого триггера соединен с выходом поля признака типа команды блока постоянной памяти, информационный выход сумматора соединен с информационным входом второго регистра, инверсный выход первого триггера соединен с третьим входом первого элемента И, выход которого соединен с S-входом второго триггера, выход которого является выходом неисправности устройства, прямой выход первого триггера соединен с управляющим входом мультиплексора и с вторым входом четвертого элемента И, выход котор.ого соединен с входом записи счетчика.

Младшие разряды адреса

Стар шие разрядь адр е са

О 1 2 3 4 Э 6 7 8 9

С D Е

А В

02 01

02 01

О Ît 03 О! 0t О! 01 02 0! 00 01. 01 01 01 01

О1 01 01 01

00 01 !

0О 0t

03 01 01 01 02 01

01 О! 01 02 01 00 01 03 О1 01 01

02 . 01

3 00 03 03

4 01 О! 01

О! 01

01 О! 01

01 01

01 01

01 01

01 01 01 01 01 01

О! 0t 01 01 01 01

8 01 01 01 О! 01 01, 01 01 01 О! 01 О! 01 01

ОО 03 01 01 01 01 02 О!

2 ОО 03 03 О! Ot 01 02 01

5 01 01 01 0! О! 01 01 01

6 01 01 01 О! О! 01 01 01

1 01 О! 01 01 01 О! О! О1

Oi 01 01 01 О! 01 О! Îf.

01 01 01 01 01 01 О1 01

1444 783, Продолжение таблицы

1 1

Ипадиие разряды адреса

Ста шие

8 9

01 01 01 01 01

9 01 01 01 01 01 01 01 01 01 01 01

A О1 01 01 01 01 01 01 01 01

01 01 . 01 01 01

01 О1

01 01

В 01 01 01 01 01 Ot 01 01 01

С 11 01 13 13 13 01 02 11 11 1 13

Э 11 01 13 02 13 О! 02 11 11 00 13

02 О 09 62 11

01 13 00 02

11 13

Е 11 01 13 О! 13 01

Р 11 О1 13 01 13 .01

01 13 01 13 00 02 11

Составитель Д.Ванюхин

Редактор О. Спесивых Техред А. Кравчук Корректор С.Черни

Заказ 6507/49

Тираж 704

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раувская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 раэряды адре 0 еа

02 11 11

02 . 11 11

01 01 01

00 13 . 13

01 01

02 11