Матричный накопитель для постоянного запоминающего устройства

Матричный накопитель для постоянного запоминающего устройства

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 G 1I С 17/00, 11/34

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ а - @®@

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 2596715/18-24 (22) 31 . 03. 78 (46) 15.12.88. Бюл. № 46 (72) Л.Г. Лихацкий, А,Т. Яковлев и Н.А. Куварзин (53) 681.327.27(088.8) (56) Электроника,,1 977, № 1 9, с. 18-19.

ТИИЭР . Пер. с .англ. 1 976, № 7, с. 20-44.

IEEE, Trans ° on Electronic Devices, v. FD-24, 1977, ¹ 5.

Патент США № 3914855,кл.29-571. . (54)(57) 1. МАТРИЧНЫЙ НАКОПИТЕЛЬ

ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий полупроводниковую подложку, на поверхности которой расположен диэлектрический слой, на поверхности которого расположены взаимно пересекающиеся и изолированные одна от другой числовые и разрядные

Изобретение относится к вычислительной технике и может быть использовано при изготовлении интегральных запоминающих устройств.

Известен матричный накопитель, в котором единичный элемент памяти формируется на пересечении двух проводящих шин, изолированных друг от друга. Матричный накопитель содержит низкоомную полупроводниковую подложку, полупроводниковый слой того же типа проводимости с низкой концентрацией примеси, параллельные диффузионные проводящие шины другого типа проводимости. В этих

„„SU„„1444590 A I шины, выполненные из проводящего слоя, отличающийся тем, что, с целью повышения степени интеграции накопителя, он содержит области низколегированного полупроводника и области диэлектрика, последовательно расположенные на, поверхности полупроводниковой подложки в диэлектрическом слое под соответствующими пересечениями числовых и разрядных шин, прйчем числовые шины, и области диэлектрика выполнены с отверстиями, заполненными проводящим слоем разрядных шин.

2. Накопитель по и. 1, о т л и— ч а ю шийся тем, что область диэлектрика выполнена двухслойной, например, из двуокиси кремния толщиной 1,5 -2,5 нм и нитрида кремния толщиной 50-100 нм. шинах на одинаковом расстоянии друг от друга имеются отверстия, в которых на некотором расстоянии от края диффузионных шин располагаются низкоомные области того же типа проводимости, что и подложка. Другие параллепьные проводящие шины располагаются перпендикулярно диффузионным, пересекают их в месте отверстия над низкоомными областями и лежат на диэлектрическом покрытии ! которое над низколегированной областью имеет толщину 0,05-0,15 мкм.

Высоколегированная подложка служит общей стоковой областью для всех

144 приборов. Расположенные параллельно диффузионные шины являются общей затворной областью, используемой как разрядные шины. Другие проводящие шины, пересекающие диффузионные, являются числовыми шинами. В месте пересечения этих шин и тонкого диэлектрика образуется емкость хранения динамической ячейки памяти, при этом низкоомная область является истоком ячейки памяти.

Недостатком конструкции такого матричного накопителя является то, что хотя размеры ячейки определяются площадью пересечения числовой и разрядноч шчн, но при этом требуется дополнительная площадь для создания истоковой области, лежащей внутри диффузионной пины.

Наиболее близким к предлагаемому является магричньгй накопитель постоГ янного запоминающего устройства со t0 например, иэ двуокиси кремния толщиной 1,5-2,5 нм и нитрида кремния толщиной 50-100 нм.

На фиг, i показана конструкция матричного накопителя; на фиг. 2— разрез А-А на фиг. 1, на фиг. 3 конструкция перепрограммируемой ячейки памяти, на фиг. 4 - электрическая схема, Матричный накопитель содержит низкоомную полупроводниковую подложку 1 (общий сток всех транзисторов), диэлектрический слой 2, низколегированные области полупровод4890 ресечениями числовых и разрядных шин причем числовые шины и области диэлектрика выполнены с отверстиями, заполненными проводящим слоем разрядньгх шин.

Кроме того, для обеспечения многократной записи информации, область диэлектрика выполнена двухслойной, 25

55 держащий полупроводниковую подложку, первые проводящие сЛои, являющиеся стоками и истоками МДП-транзисторов, нац которыми расположено диэлектрическое покрытие с локальными областями тонкого,циэлектрика между стоковыми и нстоковыми областями. Вторые 3 проводяшие слои располагаются перпендикулярнс первьм, лежат над областямн тонкого диэлектрика, образуя в =;-=ò:ñ:è месте затвор ИДП-транзистора, и могут иметь отверстие над этими областями, не образуя затвора

a@If-транзистора.

Пос .ольку требуется создание межсоединеннй между стоковьми, истокосвыми и затьорными областями площадь ячейки данного матричного накопителя зиачительно велика,.

Целью-изобретения является повышение степени интеграции матричного накопителя ПЗУ.

Поставленная цель достигается тем, ч"o в матригный накопитель для ПЗУ, который содержит полупроводниковую подложку, на поверхности которо" расположен диэлектрический слой, на поверхности которого расположены изолированные друг от друга числовые и разрядные шины, выполненные из проводящего слоя, введены области низколегированного полупроводника и области диэлектрика, последовательно расположенные на поверхности полупроводниковой подложки в диэлектрическом слое пад соответствующими пеника 3 (области каналов транзисторов), диэлектрические области 4, проводящие полосы 5, являющиеся числовыми шинами (общий затвор транзисторов), изолированные диэлектриком б от них проводящие полосы 7, являющиеся разрядными шинами (шины, соединяющие стоки), и соединенные в области 8 (сток отдельного транзистора) с полупроводниковыми областями 3 или лежащие в области 9 на диэлектрическом слое 2.

Элемент памяти образуется в месте пересечения числовых 5 и разрядных

7 шин. Для обеспечения многократной записи информации область диэлектрика выполнена двухслойной (4а, 46, фиг. 2) Пример . Матричный накопитель содержит кремниевую подложку с объемным сопротивлением 0,01 Ом см толщиной 350 мкм, диэлектрический слой из SiOq толщиной 1,5 мкм, области Si полупроводника с объемным сопротивлением 100 Ом ° см толщиной

1,5 мкм, числовые и разрядные шины в виде полос из поли-Si толщиной

0,5 мкм с поверхностным сопротивлением 30 Ом/см", изолированные друг от друга слоем SiO толщиной 0,2 мкм, области диэлектрика из SiO толщиной 0,1 мкм, причем проводящие полосы, являющиеся числовыми шинами, и области диэлектрика выполнены с отверстиями размером 1,5 мкм, ко1444890 торые заполняются проводящим слоем разрядных шин.

Считывание информации осуществляется подачей потенциала на числового шину (фиг. 4) . В зависимости от этого потенциала на усилитель считывания поступает напряжение, соответствующее "0" или "1". Для выбора ячейки памяти одновременно на шины 5 и 7 по- IO дают напряжение. Невыбранная ячейка памяти, соответствующая состоянию "1" имеет максимальное сопротивление,соответствующее условию полного объединения канала транзистора (около 15

lO Ом). Для этого на шине 5 годдерз живают .нулевое напряжение. Сопротивление из ячейки памяти, соответствующей состонию "О", значительно больше вне зависимости от напряжения на ши- 20 не 5, так как это сопротивление слоя окисла толщиноч около 1,5 мкм.

При считывании "1" на шину 5 подается напряжение 5В, переводящее слой кремния под этой шиной в режим обога- 25 щения и уменьшения сопротивления этого слоя до "1 0 Ом. При этом нагрузка должна иметь сопротивление в 510 раз больше, чтобы на образовавшемся делителе нагрузочное сопротивление — открытый транзистор отрабатывался уровень напряженйя, соответствующий "1". Условие помехозащищенности такой матрицы можно выразить следующим неравенством:

Матричный накопитель позволяет создать ПЗУ с размерами запоминающего элемента не более 10х 1 О мкм с временем выборки не более 10 нс и нчзкой мощностью потребления.

40 Такое высокое быстродействие получается благодаря более высокой подвижности, получаемой в конфигурации с перпендикулярным током, где носители перемещаются в массе кремния, 45 а не вдоль поверхности, как в стандартных MOII-приборах.

Rrnax y и > R н

10R» К = 1ОК вЂ” m= l0

10 К где m — число ячеек на шине, т. е. когда на шине 7 все ячейки "1", за . исключ ением одной О -ячейки, для исключения ложного считывания "1 при считывании "О"-ячейки необходимо ограничивать максимальное число ячеек на шине 7. В нашем случае

m !О

При обеспеченчи многократной записи информация хранится в виде заряда на границе раздела двух диэлектрических слоев °

Запись информации в выбранную ячейку осуществляют, подавая на шину 5 пороговое напряжение записи (около 15B), а на шину 7 — нулевое напряжение ° Для того, чтобы не было записи во все другие ячейки шины

5, на все другие шины 7 подается напряжение около 5В которое уменьшает разность потенциалов между затворной шиной и подложкой. При этом осуществляется зарядка границы раздела диэлектриков таким количеством заряда, чтобы она соответствовала напряжению около 5В.

При считывании к шинам 5 прикла° е дывают нулевое напряжение, котброе переводит ячейки с незаряженным ди электриком в состояние с максимальным сопротивлением, а ячейки с заряженным диэлектриком в состояние с минимальным сопротивлением. На все остальные шины 5 подается напряжение 58

<аг У

Составитель Н. Куварзин

Техред И.Дидык

Редактор И. Рыбченко

Корректор О. Кравцова

Заказ 706 Тираж 558 Подписное

ВНКИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101