Устройство для контроля блоков памяти

Устройство для контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУ БЛИН (19) (И) (51) 4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н ABTOPCXOMV СВИДЕТЕЛЬСТВУ (21) 4088016/24-24 (22) 29.07.86 (46) 15.12.88. Бюл. У 46 (72) В.А.Чистяков, Т.Ф.Шульга, Л.Г.Багян, М.Д.Великовский, М.Г.Биккулов и И.А.Смирнов (53) 68!.327 (088.8) (56) Авторское свидетельство СССР

1(1215138, кл. G 11 С 29/00, 1984.

Авторское свидетельство СССР

И) 934553, кл. G 11 С 29/00, 1980. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке устройств для контроля блоков оперативной памяти с произвольной выборкой. Целью ,изобретения является повышение достоверности контроля. Устройство содер жит блок задания тестов, коммутаторы, блок формирования сигналов записи-чтения, генератор тактовых импуль( сов, блок задания адреса, блок синхрониз ации, блок пуска-останов а, блок определения числа циклов обращений, блок управления, формирователи считанных сигналов, регистр числа, блок поразрядного сравнения, блок определения адреса ошибки, блок задания динамического режима питания с источниками напряжения питания блок запания временной-выдержки и блокиндикации.

Устройство обеспечивает контроль блоков оперативной п м н, выполненных из микросхем памяти, с помошью тестов

"Mapm" Диагональ при.однократном или многократном повторении тестов и автоматическом переключении значений (номинал, максимум и минимум) напряжений питания микросхем памяти.

l4 нл., 1 табл.

1 444896

Изобретение относится к вычислительной технике is может быть использо. вано при разработке устройств для контроля блоков оперативной памяти с произвольной выборкой.

11елью изобретения является повыше.ние достоверности контроля.

На фиг.l представлена структурная схема предлагаемого устройства; на фиг.? изображена функционаЛьная схема блока задания тестов; на фиг.3 схема первого коммутатора; на фиг.4— схема второго коммутатора; на фиг, 5— схема блока поразрядного сравнения; . 15 на фиг.6 — схема блока формирования сигналов записи/чтения; на фиг.7 схема блока определения адреса ошибки; на фиг.8 — схема блока задания адреса; на фиг.9 — схема блока опре- 20 деления числа циклов обращений; на фиг. 10 — схема блока синхронизации; на фиг. l l — схема блока пуска — останова; на фиг 12 — схема блока зада ния временной выдержки; на фиг.13— блок задания динамического режима питания; на фиг. 14 — схема блока управления.

Устройство содержит (см.фиг, 1) 30 блок 1 задания тестов, первый 2 и второй 3 коммутаторы, блок 4 формирования сигналов записи/чтения, генератор 5 тактовых импульсов, блок 6 задания адреса, блок 7 синхронизации, блок 8 пуска-останова блок 9 определения числа циклов обращений, блок 10 управления, формирователи 11 считанных сигналов, регистр 12 числа, блок 13 поразрядно- 1О

ro сравнения, блок 14 определения адреса ошибки, блок 15 задания дина— мического режима питания с источниками 16 и 17 напряжения питания, блок 18 задания временной выдержки и блок 19 индикации. На фиг. l изображен также блок 20 контролируемой памяти.

Блок 1 задания тестов (см.фиг,2) содержит коммутатор 21, полусуммато" ры 22-25, элемент И 26, дешифратор

27, регистр 28, формирователи 29 сигналов ss полусумматор 30. Первый коммутатор 2 (фиг.3) содержит многовходовые элементы И-ИЛИ 31-1, °

31-7. Второй коммутатор 3 (фиг.4) содержит многовходовые элементы

И-ИЛИ 32...,,32-7 и элементы И 33-35.

Блок 13 поразрядного ср авнения (фиг. 5) содержит одноразряднь|е полусумматоры 36-1...36-10, группы элементов И 37-1...,,37-10, элементы И 38, 39, многовходовый элемент

И-HJIH 40, триггер 41 и преобразователь 42 сигналов. Блок 4 формирования сигналов записи/чтения (фиг.6) содержит дешифраторы 43, 44, группу элементов И 45-1,...,45-4, группу элементов ИЛИ 46-1,...,46-8, элемент

И 47, группу элементов И 48-1

48-8 и группу элементов И 49-1,..., 49-4.

Блок 14 определения адреса ошибки (фиг.7) содержит регистры 50-1,..., 50-10, группу дешифраторов 51-1,..., 51-10, группу дешифраторов 52-1... °, 52"10, десять групп элементов И-НЕ

53-1,..., 3-8, 54-1р...,54-8-62-1..., ...,62-8, группу элементов И-HE

63-1,...,63-10, группу элементов

И-НЕ 64-1,...,64-10, группу элементов HE 65-1,...,65-10, группу преоб разователей 66-1,...,66-l 0 сигналов» элемент НЕ 67, переключатели 68 и

69. Блок 6 задания адреса (фиг.8) содержит двоичные счетчики 70-73, многовходовые элементы И-ИЛИ 74-77, элементы И 78-79, элемент НЕ 80, переключатели 81, 82 и 83 строк, колонок и кадров соответственно, переключатель 84 и шифратор 85.

Блок 9 определения числа циклов обращения (фиг.9) состоит из двоичи|х счетчиков 86, 87, многовходовых элементов И-ИЛИ 88-91, триггера 92, дешифраторов 93 и 94, шифратора 95, переключателя 96, полусумматора о97 и элементов И 98-106. Блок 7 синхронизации (фиг.10) состоит из регистра

107, элемента ИЛИ 108, триггеров 109, 110 и формирователя 111 сигналов.

Блок 8 пуска — осганова (фиг.ll) состоит из ключей 112 пуска и 113 начальной установки, формирователя

114 сигналов, триггеров 115, 116, 117, элементов И 118-120, многовходовых элементов И-ИЛИ 121, 122 и преобразователей 123 и 124 сигналов, Блок 18 задания временной выдержки (фиг.12) состоит из переключателя

125, коммутатора 26, двоичного счетчика 127, элементов И 128-133, многовходового элемента И-ИЛЛ 134 триггеров 135-138, полу --мматора

139, дешифратора 140 и .:;.ерекпючателей 141 и 142. Блок 15 задания динамического режима питания (фиг. 13) мацик с переключателя 84 через шиф ратор 85 на счетчик 73 разрешен в том случае, если положение переключателя 69 соответствуют занесению информации об ошибке по одному информационному разряду. В противном случае счетчик 73 переводится в режим счета. Переключатель 96 ставят в общее положение, при котором производится автоматический перебор тестов. Переключатель 96 позволяет также фик сировать тест, по которому должна ,проверяться память. Ключи 112 и 113 {фнг.11) в блоке 8 отжаты. Переключатели 141 и 132 в блоке 18 позволяют управлять длительностью временной выдержки и частотой, поступающей с выхода формирователя 5. Переключателями 146-149 (фиг.13) задают режим автоматического изменения напряжения питания от источников 17 и 16.

Ключ 150 аварийного сброса в блоке 15 (фиг.13) отжат, íà его выходеединичный уровень. Переключателем

181 в блоке 10 (фиг.14) устанавливают режим автоматического изменения данных. При этом на выходе переключателя 181 - нулевой уровень. Переключатель 182 служит для управления тестовыми данными и устанавливается в положение,при котором на его выходе— единичный уровень. Переключатель

183 циклов контроля устанавливается в положение единичного цикла, причем на его выходе — единичный уровень. На этом предварительная уста" нонка заканчивается. танонка устройства нажатием кнопки

113 и блоке 8 (фиг.ll) причем триггер !15 устанавливается в состояние, при котором на прямом его выходе— единичный уровень, а на инверсном— нулевой уровень. Единичный уровень прямого выхода триггера !15 проходит через седьмой выход блока 8 на установку счетчиков 70-73 (фиг.8) и счетчика 127 блока 18 (фиг.12). Нулевой уровень инверсного выхода триггера

115 производит установку триггеров

116 и 117 в блоке 8 и поступает на установку счетчика 87 и триггера 92 (фиг.9), триггеров 192-203 (фиг.14), триггеров 135-138 (фиг.12) и триггера 41 (фиг.5).

На выходах генератора 5 (фиг.l) формируется две серии С! и С2 тактовых импульсов, сдвинутых на полови3 1444896 состоит из дешифраторов !43, !44, триггера 145, переключателей 146

t49, ключа 150, элементов НЕ !51

153, элементов И 154-164, полусумматоров 165-16?, формирователей 168 сигна :он н многовходового элемента И-ИЛИ 180. Блок 10 управления (фиг. 14) состоит иэ переключателей

181, 182, 183, дешифраторов 184, 185, 1О многовходовых элементов И-ИЛИ 186191, триггеров 192-203 и элементов

И 204-261.

Контролируемый блок 20 памяти выполнен, например, на микросхемах 15

565 РУЗ. Разрядность информационных входов и выходов равна, например,10.

Адресные входы семиразрядные. Управляющие входы записи строк RAS О...

RAS7, колонок CASO...ÑÀSÇ и раэреше- 2п ния записи WE.

Предлагаемое устройство может быть, выполнено, например, на микро;:õåìàõ серии 100.

Устройство работает следующим об- 25 разом.

Перед началом работы производится установка режимов контроля. Для этого переключатели 68 и 69 в блоке

14 (фиг.7) устанавливают в такое по- Sg ложение, при котором на вторых входах элементов И-HE 63 и выходе блоке 14 появляются нулевые уровни, а на первых входах элементов И-НЕ

6 3 и входах элементов НЕ 65 — единичные уровни напряжения, Переключатель 68 определяет, какую информацию об неисгравности проверяемой памяти выдавать на индикацию, причем информация о неисправности выбирает- 40 ся либо с одного иэ регистров 50-1 ...,50-10, либо одновременно со всех регистров 50, выходы которых объединены по ИЛИ. Переключатель 69 определяет режим занесения информации либо обо всех неисправных микросхемах иэ всех проверяемых разрядов, либо о режиме тестирования, при котором произошла ошибка в одной микросхеме одного разряда проверяемой памяти. Переключатели 81, 82, 83 н бпокс 6 (фиг.8), задающие начальные состояния адресов строк, колонок и кадров ff станавливают В нулевые состояния, что не позволяет

-,àíîñÿò. . коды = их выходов в счетчик 70,, 71 и 72, Переключатель 84 в блоке 6 (фиг.8} позволяет фиксировать проверяемую микросхему. Прием инфорЗатем производится начальная ус1444896

iió пе1 1)gJ,а относительно друг друга, Затгск работы устройства осуществля ется при нажатии кнопки 112 н блоке

8 (фиг. l 1), причем на прямом выходе триггера 16 устанавливается единичный уровень.

Устройство обеспечивает контроль блока оперативной памяти тестами

"Марш"; "Галоп", и "Диагональ" в од- 10 нократном режиме и н режиме много1 кратного непрерывного повторения теста.

Однократный или многократный режим контроля определяется положением пе- 15 реключателя 96 (фиг.9), которое шифруется шифратором 95 и заносится в счетчик 86. Цикличность прохождения тестов задается с помощью переключателя 183 блока 10 (фиг.14). Перед 20 тестом происходит запись фоновой информации (нулей, единиц). С помощью переключателей 8I 84 можно пронодить проверку любой микросхемы памяти по любому фиксированному адресу. Пере- 25 ключатели 146 и 147, 148 и 149 упранляются автоматическим переключением значений питающих напряжений П, и

И (номинал, максимум и минимум) с отображением соответствующего значе- 30 ния н блоке 19 индикации. В случае возникновения аварии по питанию И< или IJ> устроистно производит отклю чение напряжения питания от проверяемой памяти.

Блок 1 осуществляет формирование тестовых данных для записи н контролируемый блок 20, выдачу этих же данных на входы блока 13 как эталонных для сравнения со считанной иэ блока 40

20 информацией, выдачу адреса строки на входы коммутатора 3 и сигнала на первом выходе блока 1 в момент работы с данными, инверсными записанному фону, в режиме теста "Диагональи, По сигналу пуска при нажатии ключа 112 на выходе формирователя 114 в блоке 8 (фиг 11) формируется. единичный импульс, в результате чего по тактовому сигналу Сl устанан50 ливается единичный уровень на выходе триггера 198 н блоке 10 (фиг.14), что указывает на переход в режим записи фоновой информации, т.е. запи.си нулей, а затем единиц по всему объему контролируемой памяти.

Ацреса строк и колонок блока 20 формируются в блоке 6, на первый вход которого поступают импульсы счета с десятого выхода блока 7, а на втором и четвертом входах присутствуют сигналы, разблокирующие элемент

И 78 (фиг.8).

Счетчик 70 по импульсам счета в моменты прихода Cl формирует коды адресон строк, которые в моменты прихода С2 устанавливаются на выходах блока 6 и через коммутаторы 3 и

2 проходят на адресные входы блока

20. Счетчик 71 на своих прямых и инверсных выходах формирует коды адресов колонок блока 20.

На адресные входы блока 20 поступают прямые коды адресов строк и колонок, по которым записываются фо" новые данные, затем производится запись фоновых данных по инверсным кодам адресов строк и колонок. Обра" щение к контролируемой памяти блока

20 организовано так, что более частый перебор строк по сравнению с колонками поэноляет не организовывать специальных циклов регенерации ин- формации. Запись нулей фоновой информации производится при минимальных значениях напряжений выходов блока 16, задают его напряжение питания подложек микросхем памяти, и блока 17,задающего. напряжение питания зарядных шин микросхем памяти..

По окончании записи нулей на выходе переноса счетчика 71 появляется сигнал переноса, который через второй выход блока 6 поступает на первый вход блока 10 (фиг. 1 4) и уст анавлинает н единичное состояние триггеры

193 и 194, что указывает на переход к записи фоновых единиц. По сигналу С2 единичные состояния триггеров

193 и 194 переводят в единичные состояния триггеры 199 и 200 (фиг.14) что обеспечивает. изменение напряжения питания П« на выходах источника 17 из минимального в максимальное.

При обращении к любому биту строки микросхемы памяти блока 20 происходит регенерация всех битов строки микросхемы. Для проверки того, что микросхемы памяти хранят информацию не менее 2 мс, после обращения ко всем битам последнего разряда (в данном случае по концу записи нулей) вводится принудительная пауза (временная выдержка) в обращениях, дополняющая время между днумя обраше1444896

25 ниями к одному и тому же биту до

2 мс. Бо время паузы происходит динамическое изменение напряжений питания микросхем от минимального до максимального или наоборот (в пределах -5Х от номинального значения).

Для этого сигнал переноса счетчика

71, поступающий на первый вход блока

10 (фиг. 14), одновременно проходит на девятнадцатый выход блока 10 нулевым уровнем, далее поступает на шестой вход блока 18 (фиг.12), проходит через элемент И 132 единичным уровнем, по которому в счетчик 127 15 заносится код константы длительности паузы. Одновременно триггеры 135 и

136 устанавливаются в единичное состояние, вследствие чего разблокируется элемент И 131 и единичный 20 уровень через второй выход блока 18 поступает на седьмой вход блока 15.

Единичные уровни триггеров 194 и

200 через седьмой и девятый выходы блока 10 поступают соответственно на первый и шестой входы блока 15 (фиг.13). По единичному уровню первого входа блок 15 формирует на выходе полусумматора 165 нулевой уровень, по которому на выходах элемен- 30 тов И 157 и 158 устанавливаются единичные уровни, которые изменяют выходные уровни формирователей 171 и

172 на единичные, по которым источник 17 минимальное выходное напряжение изменяет на максимальное. На время паузы, чтобы не работали счетчики 70, 73 и 72, единичный уровень триггера 136 блока 18 поступает на четырнадцатый вход блока 8 и блокиру- 40 ет элемент И 120, Единичный уровень триггера 135 через шестой выход блока 18 поступает на пятнадцатый вход блока 8 и блокирует элемент И 119.

НУлевой УРовень с выхода элемента 45

И 120 через третий выход блока 8 и второй вход блока 6 блокирует элемент И 78 ° Нулевой уровень с выхода элемента И 119 проходит через второй выход блока 8, четвертый вход блока

4 (фнг.6) и блокирует элементы И 4850

1...,,48-8 т. е. сигналы записи. Счетчик 127 начинает отсчитывать время паузы, начиная с записанного в него кода константы 001111000110 =1586< " с

Во время паузы на выходе формирователя 173 блока 15 формируется сигнал, который пос туп ает в источник 1 7 для управления напряжением питания .

По окончании паузы на выходе переноса счетчика 127 появляется единичный уровень, по которому триггеры 136 и 135 возвращаются в исходное состояние, При этом счетчики 70-72 разблокируются, а также снимается блокировка с элементов И 48-1,..., 48-8 блока 4, Аналогично записи нулей производится запись единиц по всем адресам контролируемой памяти.

По окончании записи единичного фона устройство заканчивает подготовку памяти. При этом триггеры 192 и 198 блока 10 (фиг,14) возвращаются в исходное состояние, а устройство переходит к выполнению теста Марш".

Нулевой уровень триггера 198 разблокирует дешифраторы 93 и 94, которые дешифруют нулевое состояние счетчика 86, определяющее выполнение теста "Марш". Единичные уровни с выходов дешифраторов 93 и 94 поступают на четвертый и девятый выходы блока 9 и управляют работой устройства в тесте "Марш". Тест "Марш" начинается с возвращения триггеров

193 и 199, 196 и 202 блока 10 (фиг.14) в исходное состояние. Нулевое состояние триггера 202 соответствует операции чтения, Последовательно из каждого адреса контролируемой памяти производится считывание единиц фоновой информации, записанной при подготовке памяти, после чего триггеры 196 и 202 устанавливаются в единичные состояния, го которым устройство производит запись нулей (инверсной информации) по всем адресам. Триггеры 200 и 202 возвращаются в исходное состояние, а триггер 199в единичное состояние. Нулевое состояние триггера 200 переводит в минимальное значение напряжение питания. Производится считывание нулей по всем адресам. Триггер 202 устанавливается в единичное состояние— производится запись нулей по всем адресам и т.д.

Алгоритм выполнения теста "Марш" сводится к следующему: чтение 1 и запись 0 по всем адресам (1 записаны как фоновые данные); изменение U < до минимального; чтение 0 и запись

1 по всем адресам; изменение Uqz до максимального; чтение 1 и запись

О по всем адресам; чтение 0 и запись

I по всем адресам; изменение П до

1444896

10 мини лльного; чтение 1 и запись 0 по всем адресам; изменение 1J q до максимального; чтение 0 и запись 1 по всем адресам. Лри этом счетчик

87 в блоке 9 (фиг.9) увеличивает на единицу свое содержимое по концу каждого цикла обращений операции записи.

Лосле выполнения этого алгоритма 10 шестого цикла обращений счетчик 87 возвращается в исходное состояние, фиксируется максимальное значение

U выходного напряжения источника

16. Для этого триггеры 195 и 201 в 15 блоке 10 (фиг.14) устанавливаются в единичное состояние. Нулевой уровень инверсного выхода триггера 195 проходит через двенадцатый. выход блока 10, тринадцатый вход блока 15 20 (фиг.13) и поступает на вход полусумматора 167, на выходе которого формируется единичный уровень, который проходит через элементы И 161, 162 нулевыми уровнями, по которым 25 уровни выходных сигналов формирователей 178 и 179 изменяются на противоположные, по которым источник 16 изменяет значение напряжения на максимальное. Устройство повторяет цик- 30 лы обращений теста "Марш", при котором проверяется правильность адресации и правильность работы контролируемой памяти при всех значениях записываемой информации и всех переходах напряжений питания микросхем памяти.

В таблице приведены положения основных счетчиков 86,7?,87 и триггеров 198, 199,201,200,203 и 202 при выполнении подготовки, тестов "Марш ", щ

"Диагональ",и "Галоп".

По нулевому уровню сигнала на десятом выходе блока 10 счетчик 87

;.устанавливается в нулевое состояние а счетчик 86 — в первое состояние. При этом на первых выходах дешифрато-! ров 93 и 94 появляются единичные уровни, которые поступают на третий и во сьмой выходы блока 9 и упр авляют работой устройства в тесте "Диагональ", Тест "Диагональ"начинается с записи единиц, фоновой информации по всем адресам за исключением адресов, находящихся на диагонали адресной матрицы (т. е. тех, у которых равны адреса строк и колонок). В эти диагональные адреса записывается информация, инверсная фону.

Периодически, а именно во время обращения к диагональному биту, вместе с проверяемой микросхемой памяти включается еще шесть микросхем памяти в том же разряде за счет подключения инверсных выходов дешифратора 44 к входам элементов 45-1,...,45-4 в блоке 4 (фиг.6). Зто позволяет проверить, обеспечивают ли сглаживание пульсаций напряжений конденсаторы проверяемой памяти при одновременной работе микросхем памяти.

Динамическое изменение напряжения питания производится в середине каждого кадра после записи по всем адресам перед чтением, По окончании выполнения теста "Диагональ" счетчик 87 возвращается в исходное состояние, а счетчик 86 устанавливается во второе состояние, в результате чего на втором и седьмом выходах блока 9 появляются единичные уровни, которые управляют выполнением теста "Галоп", который начинается с записи фоновой информации по всем адресам, в проверяемый бит записывается информация, инверсная фону, и производится считывание последовательно всех битов колонки, на которой находится проверяемый бит, При считывании в любом из тестов информация с блока 20 (фиг.1) через формирователи 11 поступает на входы регистра 12 и по поступлении сигнала с одиннадцатого выхода блока 7 заносится в регистр 12. С выхода регистров 12 считанная информация постУ пает на входы блока 13 (фиг.5), на другую группу входов которого поступает эталонная информация с регистра 28 блока 1. Блок 13 производит поразрядное сравнение эталонной и считанной информации сумматорами

36-1,...,36-10, с выходов которых по сигналу с выхода 7„проходит че-рез элементы И 37-1,..., 37-10. В случае возникновения разрядной ошибки появляется единичный уровень на прямом выходе соотв8тствующего иэ эле ментов И 37-1,..., 37 — 10.

Нулевой уровень с инверсных выходов элементов 37-1,...,37-10 проходит через элемент И 38 и устанавливает триггер 1 в единичное состояние, по которому в блоке 19 загорается индикация "Брак". С прямых выходов элементов 37-1...,,37-10 сравненная информация через выходы блока 13 пос1444896 тупает на группу входов блока 14 (фиг.7). Те разряды, в которых воз— никли ошибки, производят раэблокировку соответствующих деиифраторов 51 — 1,,.51 — 10. При этом код номера микросхемы со счетчика 73 проходит на „ информационные входы дешифраторов

51-1,...51 — 10. Те из дешифраторов

5! -1 ...,,51-10, на которые поступи- 10 ли сигналы разрядных ошибок, производят дешифрацию кода номера микросхемы, в которой ошибка возникла.

При этом на соответствующих выходах дешифраторов 51 — 1,...,51-10 появляют-15 ся нулевые уровни, по которым в регистрах 50- -,...,50-10 соответствующие триггеры устанавливаются в нулевое состояние, фиксируя неисправные микросхемы. Блок 19 произ- 20 водит соответствующую индикацию, по которой определяется, какая микросхе: а и по какому разряду бракуется.

С помощью переключателя 69 (фиг.7) можно пропускать только один любой иэ проверяемых разрядов для анализа ошибок, а с помощью переключателя 68 можно производить блокировку ошибок любого регистра 50-1,..., 50-10. Дешифраторы 52-1,...,52-10 30 позволяют выявить, по какому адресу при каком из тестов произошла ошиб.ае

Формул а и з о бр ет ения

Устройство для контроля блоков памяти, содержащее блок задания тестов, блок управления, первый коммутатор, блок синхронизации, блок зада- 40 ния адреса, блок пуска-останова, блок поразрядного сравнения, регистр числа и блок формирования сигналов записи-чтения, выходы которого являются выходами записи и чтения устрой- 45 тва, адресными выходами которого являются выходы первого коммутатора, причем информационными выходами устройства являются выходы первой группы блока задания тестов, первый выход и выходы второй группы которого подключены соответственно к первому входу стробироваиия блока формирова— иия сигналов записи-чтения и к информационным входам первой группы блока поразрядного сравнения, информацио нные входы вт ор ой группы которого соединены с выходами регистра числа, иеряои и второй синхровходы блока управления соединены с первым и вторым выходами блока синхронизации,отличающееся тем, что, с целью повышения достоверности контроля, в него введены генератор тактовых импульсов, блок определения числа циклов обращений, формирователи считанных сигналов, блок определения адреса ошибки, блок задания ди" намического режима питания, блок задания временной выдержки, блок индикации и второй коммутатор, выходы и информационные входы первой группы которого соединены соответственно с информационными входами первой и второй групп первого коммутатора и выходами третьей группы блока задания тестов, входы адреса строки которого подключены к выходам первой группы блока задания адресов и информационным входам второй группы второго коммутатора, входы выбора адреса строки блока определения адреса ошибки соединены с выходами второй группы блока задания адресов, выходы третьей группы которого подключены к входам выбора адреса колонки блока задания тестов и информационным входам третьей группы первого коммутатора, информационные входы четвертой группы которого соединены с выходами четвертой группы блока задания адресов, входы пятой и шестой групп которого подключены соответственно к входам выбора адреса колонки блока определения адре. са ошибки, к информационным входам третьей группы второго коммутатора и входам выбора адресов кадра блока задания тестов, выходы седьмой и восьмой групп блока задания адресов соединены соответственно с входами кода номера микросхемы памяти блока формирования сигналов записи-чтения и с входами кода номера микросхемы памяти блока определения адреса ошибки, выходы первой и второй групп которого подключены соответственно к входам номера микросхемы памяти и входам номеров информационных раз рядов блока индикации, входы индикации режимов питания которого соединены с выходами первой и второй групп блока задания динамического режима питания, первый . и второй выходы которого являются выходами задания ре" жима питания устройства, выходы с первого по четвертый блока управления

144489б

30 подклю ены соответственно к входу запуска режима теста "Марш", входу запуска режима записи фоновой информации, входу блокировки эаггнси фоновой информации и входу данных числа циклов блока определения числа цик лов обращений, первый выход которого соединен с входом сигнала окончания цикла контроля блока управления, вто- t0 рой и третий выходы которого подключены соответственно к первому входу разрешения счета блока задания адреса и к первому входу управления второго коммутатора, второй вход 45 управления которого соединен с вторым выходом блока определения числа циклов обращений и первым входом признака рабочего состояния устройства блока пуска-останова, второй и 20 третий входы рабочего состояния устройства которого подключены соответственно к третьему и четвертому выхо1 дам блока определения числа циклов обращений, пятый и шестой выходы ко- 25 т орого со единены соответ ственно с первым и вторым входами задания номера теста блока управления, пятый и шестой выходы которого подключены соответственно к входу управления данными блока э адания тестов и к входу задания числа обращений в режиме "Диагональ" блока определения числа циклов обращений, седьмой и восьмой выходы которого соединены соответственно с вторым и третьим входами разрешения счета блока з адания адресов, четвертый вход разрешения счета которого подключен к девятому выходу блока определения числа циклов обращений, десятый и одиннадцатый выходы которого соединены соответственно с первым и вторым входами управления изменением напряжения питания блока задания динами- . ческого режима питания, третий вход управления изменением напряжения питания которого подключен к седьмому выходу блока управления, входы режимов теста "Галоп", теста "Диагональ" и теста Марш которого соедиtl fl

50 иены соответственно с выходами с седьмого по девятый блока определения числа циклов обращений, выходы с один— надцатого по тринадцатый которого подключены соответственно к первому, второму и третьему входам номера цикла контроля блока управления, восьмой выход которого соединен с входом пуска блока определения числа циклов обращений, третий, восьмой выходы которого подключены соответственно к первому и второму входам режима теста "Диагональ" блока задания динамического режима питания, четвертый

1 вход управления изменением напряже-. ния питания которого соединен с девятым выходом блока управления, десятый выход которого подключен к входу сигнала окончания теста "Марш" блока определения числа циклов контроля, четвертый и четырнадцатый выходы которого соединены с входами признаков тестов блока определения адреса ошибки,синхровход которого подключен к пятнадцатому выходу блока определения числа циклов контроля, третий, четвертый и шестнадцатый выходы которого соединены соответственно с входом задания теста "Диагональ", входом зада- . ния теста "Марш" и входом управления данными блока задания тестов, синхровход которого подключен к второму выходу блока синхронизации, первый и второй выходы которого подключены к синхровходам блока задания адресов, блока определения числа циклов обращений, блока задания временной выдержки и блока пускаостанова, четвертый вход признака рабочего состояния устройства которого соединен с двенадцатым выходом блока управления, тринадцатый выход которого подключен к входам признака режима записи блока поразрядного сравнения, блока задания тестов и блока задания адресов, входы режима записи второго коммутатора и формирователей сигналов записи-чтения соединены с четырнадцатым выходом блока управления, пятнадцатый выход которого подключен к пятому входу разрешения счета блока задания адресов и входу запуска счета адреса строки блока определения числа циклов контроля, вход управления изменением данных которого соединен с шестнадцатым выходом блока управления, семнадцатый и восемнадцатый выходы которого подключены соответственно к входу управления изменением адреса и входу запуска счета номера микросхемы памяти блока задаггия адресов, вход задания адреса контролируемого разряда::".оторого соединен с выходом блока oI."ðåäåëåêèÿ адреса ошибки и входом .:,-становки ре34ч4896

16 жима контроля по разрядам блока поразрядного сравнения, выходы группы которого соединены с входами кодов ошибок блока определения адреса ошиб:и,. вход разрешения выдачи реэуль5

rr а Блока поразрядного сравнения подключен к четвертому выходу блока определения числа циклов обращений, семнадцатый и восемнадцатый выходы которого соединены соответственно с входом режима записи фоновой информации блока управления и с первым входом разрешения выдачи сигнала пуска блока-останова и входом режима тестирования блока управления, девятнадцатый выход которого подключен к входу управления временной выдержкой блока задания временной выдержки, первый вход начальной установки которого соединен с шестым выходом блока пуска-останова и вхо..:,ами начальной установки блока по,;. зарядного сравнения, блока определения числа циклов контроля и блока управления, выходы с двадцатого по двадцать третий которого подключены соответственно к входу блокировки считывания теста Марш", входу управления счетом номера цикла обращений, входу конца теста "Диагональ" и входу счета циклов теста "Диагональ" блока определения числа циклов обращений, одиннадцатый выход которого соединен с шестым входом разрешения счета блока задания адресов, первый, второй и третий выходы которого подключены соответственно к входу адреса последней строки, входу адреса последней колонки и входу послед40 него адреса кадра блока управления, четвертый, одиннадцатый и двадцать четвертый выходы которого соединены соответственно с входом данных, первым и вторым входами режима контроля питания блока определения адреса ошибки, второй и третий выходы блока задания адресов подключены соответственно к входу адреса последней колонки и входу последнего адреса кадра блока определсния числа циклов обра:цел& „- первый и второй входы режима контроля питания блока управления соединены соответственно с пергым и вторым выходами блока задания ,.-,:, .нами- .ес.::огo режима питания, втогой выход которого подключен к входу режима кон-роля питания блока определения числа циклов обращений, третий и четвертый выходы блока синхро— низ ации соединены соответственно с первым управляющим выходом первого коммутатора и входом стробирования блока пуска-останова, первый и второй выходы которого подключены соответственно к входу индикации рабочего состояния блока индикации и к входу запуска режима записи фоновой информации блока формирования сигналов записи-чтения, первый вход стробирования которого и второй управляющий вход первого коммутатора соединены соответственно с шестым и пятым выходами блока синхронизации, седьмой и восьмой выходы которого подключены соответственно к третьему управляющему входу первого коммутатора и входу стробирования данных блока задания тестов, девятый и десятый выходы блока синхронизации соединены соответственно с вторым входом стробирования блока формирования сигналов записи-чтения и с входом запуска счета адреса блока задания адресов и входом запуска счета длительности выдержки блока задания временной выдержки, первый выход которого подключен к входу управления выдержкой блока задания динамического режима питания, пятый вход изменения напряжения питания которого подключен к двенадцатому выходу блока управления, одиннадцатый и двенадцатый выходы блока синхронизации соединены соответственI но с управляющим входом регистра чис-, ла и с входом стробирования блока поразрядного сравнения, выход и вход блокировки которого соединены соответственно с входом наличия ошибки, блока индикации и с вторым выходом блока задания временной выдержки и входами режима временной выдержки блока управления и блока задания динамического режима питания, первый и второй входы установки длительности временной выдержки которого соединены соответственно с третьим и четвертым выходами блока задания временной выдержки, пятый выХод которого соединен с входом запуска генератора тактовых импульсов, первый и второй выходы которого подключены к тактовым входами блока синхронизации, первый выход генератора тактовых импульсов соединен с тактовым входом регистра числа, информационные входы которого подключены к!

l444896

18 но с вторым и шестым выходами блока задания временной выдержки, первый и второй входы начальной установки которого подключены соответственно к шестому выходу блока пуска-останава, входам начальной установки блока управления, блока определения числа циклов обращений и блока поразрядного сравнения и к седьмому выходу блока пуска-останова, входу начальной установки блока задания адресов, один иэ выходов третьей группы и один из выходов шестой группы которого соединены соответственно с пятым и шестым входами признаков рабочего состояния устройства блока пуска-останова.

Операция

Т Повтогог

СТ2 Т

86 198

201 200

9 10

О " О О 000 Îf

О 1 000 03

Подготовка: запись единиц по всем адресам

Считывание единйц по всем адресам

0 1 000 О О

О 1 000 О l

Запись нулей по всем адресам

О О ОО1 а О

Считывание нулей по всем адресам

О О 001 О, 1

Запись единиц по всем адресам

О 1 010 О 0 Б

Считывание единиц по всем адресам

Запись нулей по всем. адресам

О 1 010 О 1

0 1 011 О 0

Считывание нулей по всем адресам

Марш

О I Oll О l

Запись единиц по всем адресам

О О li 00 О О

Считывание единиц по всем адресам, Запись нулей по всем адресам

О О 100 О 1 гь1ходам формирователей считанных сигналон, входы которых являются информационными входами устройства, тре" тий и четвертый выходы блока пускаостанова подключены соответственно к входу блокировки счета адреса блока задания адресов и к входу индикации включения устройства блока индикации пятый выход блока пуска-остаУ

10 нона соединен с входом пуска блока управления, выходы с двадт еть пятого по двадцать седьмой которого подключены соответственно к второму, третьему, четвертому входам разрешения выдачи сигнала пуска блока пуска-останова, входы блокировки режима записи которого соединены соответственьи

Т СТ2 Т Т СТ2

199 72 87

2 3 4 5 6 7

Подготовка: запись нулей по всем адре° сам

1444896

Продолкение таблицы

l 2 3 4 5 6 7 8 9 10

Считывание нулей по всем адресам

1 - 0 1 101 О 0

Запись единиц по всем адресам

0 1 101 О 1

О -"" Б

1 и и

То «е

l -"- В

° «и,»

То ке

То юе и и

) -"- В

0 0 000 О 1

0 1 000 0 1 А

1! l

0 0

001 - -".- В

То ке

)1ка: нэль

127

0 -1 - 010 - -™- В

То ке

° 127 (0 0 1 000 - 1

0 0 0 000 - 0. l 0 0 000 - 1

127 0 0 000 - 1

127 0 1 000. - 0

Подготовка запись нулей по всем адресам

Подготовка запись едикиц по всем адресам

Запись по всем адресам считывания

0-я диагональ

Запись по всем адресам считывания, 1-я диагональ

Запись по всем адресам считывания, )27-я диагональ

l444896

Продолжение таблицы

011 - -"- ° В

То не

О о о

127 .

100 - "".- В о

127

l27

То не о

То ае

127