Имитатор для тестирования компонентов моноканальной локальной вычислительной сети

Имитатор для тестирования компонентов моноканальной локальной вычислительной сети

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано для тестовой проверки ксжпонентов моноканальной локальной вычислительной сети (абонентских систем« транспортных и канальньвс станций , контроллеров моноканала, блоков доступа к физической среде передачи данных). Цель изобретения - расширение функциональных возможностей за счет введения дополнительных режимов имитации. Цель достигается тем, что в имитатор, содержащий блоки памяти и управления,формирователь контрольной последовательности кадра, генератор импульсов, блок вывода данных, введены блок адресации, блок счета . длины кадра, блок ошибок, мультиплексор данных, счетчик мультиплексора данных и блок задержки. Имитатор дает возможность формировать разнообразные тестовые кадры за C4et изменения в широких пределах длины кадра, внесения ошибки д«обрй комбинации в контрольное поле, регулирования межкадрового интервала, что. в конечном итоге позволяет повысить достоверность (полноту и точность) диагностирования сетевых компоиентов. 8 нп. С

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1446621 А1 (5!) 4

ОПИСАНИЕ ИЗОБРЕТ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4254246/24-24 (22) 02.06.87 (46) 23.12.88.Бюл. У 47 (7 1) Институт электроники и вычислительной техники АН ЛатвССР (72) А.В. Банкович, В.О.Васюкевич, В.К.Жуляков и В.О.Плокс . (53) 681.326.74 (088.8) (56) Пелипейко В.А. и др. Тестовое диагностирование логических структур. Рига: Зинатне, 1986.

Патент США В 4393498, кл. С 06 F 11/00, опублик. 1983. (54) ИМИТАТОР ДЛЯ ТЕСТИРОВАНИЯ КОМПОНЕНТОВ МОНОКАНАЛЬНОЙ ЛОКАЛЬНОЙ

ВЫЧИСЛИТЕЛЬНОЙ СЕТИ (57) Изобретение относится к области вычислительной техники и может быть иснольэовано для тестовой проверки компонентов моноканальной локальной вычислительной сети (абонентских систем транспортных и канальныс станций, контроллеров моноканала, блоков доступа к физической среде передачи данных). Цель изобретения - расширение функциональных воэможностей за счет введения дополнительных режимов имитации. Цель достигается тем, что в имитатор, содержащий блоки памяти и управления, формирователь контрольной последовательности кадра, генератор импульсов, блок вывода данных, введены блок адресации, блок счета длины кадра, блок ошибок, мультиплексор данных, счетчик мультиплексора данных и блок, задержки. Имитатор дает воэможность формировать разнообразные тестовые кадры за счет изменения в широких пределах длины кадра, внесения ошибки диобой «омбинации в контрольное поле, регулирования межкадрового интервала, что: в конечном итоге позволяет повысить достоверность (полноту и точность) диагностирования сетевыс компонентов. 8 нл.

1446621

Изобретение относится к вычислительной технике и может быть исполь зовано для тестовой проверки компонентов моноканальной локальной вы5 числительной сети, в частности для тестовой проверки абонентских систем, транспортных и канальных станций, контроллеров моноканала и блоков доступа к физической среде передачи данных.

Целью изобретения является расширение функциональных возможностей за счет введения дополнительных режимов имитации.,5

На фиг. 1 представлена блок-схема имитатора, на фиг.2-8 — примеры реализации функциональных схем блока памяти, блока управления, блока адресации, блока счета длины кадра, 20 блока фиксации ошибок, блока задержки и блока вывода данных.

Имитатор (фиг. 1) содержит блок

1 памяти, блок 2 управления, блок 3 вывода данных, мультиплексор 4 дан- 25 ных, счетчик 5 мультиплексора данных, блок б адресации, блок 7 счета длины кадра, формирователь 8 контрольной последовательности кадра (КПК), блок 9 фиксации ошибок, блок 10 за- 30 держки и генератор 11 импульсов.

Блок 1 памяти содержит (фиг. 2) коммутатор 12 адреса, первую 13, 14 и вторую 15, 16 группы запоминающих узлов (ЗУ) и мультиплексор 17. В блоке 1 памяти используются группы

ЗУ емкостью 2 х (8 х 2048) бит, заполняемые по 16-ти разрядной шине

"Данные 1 путем последовательной адресации ячеек памяти. При записи образуется сообщение, кратное по длине числу 16 и содержащее до 4096 октетов. Разбиение ЗУ на две группы предназначено для записи текущего и последующего кадров.

Блок 2 управления содержит (фиг.3) элементы ИЛИ 18-20 и распределитель

21 импульсов.

Блок 6 адресации содержит (фиг.4) дешифратор 22, коммутатор 23 счетных импульсов и адресные счетчики 24 и 25.

Блок 7 счета длины кадра содержит (фиг.5) мультиплексор 26 адресных счетчиков, схему 27 сравнения и регистр 28 длины кадра.

Блок 9 фиксации ошибок содержит (фиг.б) счетчик 29 КПК, регистр 30 ошибок и сумматор 31 по модулю 2.

Блок 10 задержки содержит (фиг.7) последовательно соединенные элемент

32 задержки и программируемый элемент 33 задержки.

Блок 3 вывода данных содержит (фиг.8) элемент ИЛИ 34, счетнын триггер 35, выходной мультиплексор 36, кодер 37, узел 38 передачи данных, перестраиваемый делитель 39 частоты к узел 40 передачи сигналов управления, На чертежах показаны также связи

41-61 между блоками имитатора.

Формирователь 8 реализует стандартный алгоритм построения контрольной последовательности с использованием сдвигового регистра для де ления на полином 32-й степени по аналогии с делением на полином 16-й степени в стандарте Х.25.

В процессе работы устройства формируются тестовые кадры, представляющие имитацию сетевых данных. Имитатор подключается своими выходами либо к блоку доступа со стороны абонентской системы, либо к абонентской системе со стороны блока доступа. В первом случае имитируется работа абонентской системы, во втором — моноканал ные данные. Имитация сетевых данных осуществляется на стандартном интерфейсе блока доступа с абонентской станцией. Выходной интерфейс имитатора, соответствующий стандарту TS0 8802/3, поддерживается узлом 38 и узлом 40 блока 3. Для !

1 11 передачи данных по выходу Данные имитатора используется манчестерское

It It кодирование: по выходу Управление передаются прямоугольные импульсы частотой 5 или 10 МГц. Моменты перепадов выходного напряжения задаются генератором 11. По выходу "Данные" либо передается информация, поступающая в блок 3, либо устанавливается состояние отсутствия сигнала, что определяется соответствующими сигналами с выходов блоков 2 и 9. Состояние выхода "Управление" (наличие сигнала в виде прямоугольных импульсов различной частоты или отсутствие сиг11 нала) задается извне по входу Ynft равленне

Устройство работает следующим образом.

До начала формирования тестовых кадров сигналом по входу "Установка" производится начальная установка бло144662 !

После установки имитатора в начальное состояние сигналом по входу

"Запись" осуществляется запись данных, поступающих по входной шине

"Данные" в блок 1 памяти (ЗУ 13 и

14, фиг.2), блок 7 (регистр 28 длины кадра, фиг.5) и блок 9 (регистр

30 ошибок, фиг.6). При этом во время записи данных в блок 1 выполняются следующие действия: по входу "Адрес" на адресной шине устанавливается адрес ячеек ЗУ, который через коммутатор 12 передается на адресные входы ЗУ 13 и 14 (фиг.2), по входу "Данные" на входной шине устанавливаются данные, которые не" обходимо записать по выбранному адресу, 40

55 ков имитатора. При поступлении этого сигнала на вход блока 1, (вход "Установка" коммутатора 12 адреса,фиг. 2) входная шина "Адрес" подключается к первой группе ЗУ 13 и 14, а выход блока 6 адресации — к второй группе

ЗУ 15 и 16. Одновременно блок 1 памяти переводится в состояние, обеспечивающее выборку данных с выходов второй группы ЗУ 15 и 16 путем воздействия по входу "Установка" на мультиплексор !7 (фиг.2). При поступлении сигнала "Установка" на вход блока 2 сигналами с выходов распределителя 21 блокируется передача импульсов генератора 11 на входы счетчика 5, блока 9 фиксации ошибок и формирователя 8. Одновременно тем же сигналом с выхода элемента ИЛИ 18 20 производится начальная установка счетчика 5, блока 6 (сброс адресных счетчиков 24 и 25 и блокировка коммутатора 23, фиг.4), формирователя 8 и блока 9 (сброс счетчика 29,фиг.6).

При поступлении сигнала "Установка" на вход блока 3 .активизируется его вход с подключенным мультиплексором

4 (при воздействии сигнала "Установка" на вход счетного триггера 35 осуществляется его сброс и выходной мультиплексор 36 подключает выход мультиплексора 4 к входу кодера 37, фиг.8), блокируется (переводится в состояние отсутствия сигнала) выход

"Данные" (по установочному входу на кодер 37 передается запрет функции манчестерского кодирования). сигналом по входу Запись производится запись данных в ячейки ЗУ

13 и !4 (фиг.2).

Запись данных в блок 7 длины кадра и блок 9 фиксации ошибок выполняется без адресации. При этом в регистр 28 длины кадра заносится количество бит информации, записываемой в ЗУ 13 и 14. В регистр 30 заносится синдром ошибки КПК в виде единиц тех разрядов, в которых предполагается имитировать ошибки.

После записи всех данных сигналов по входу "Переключение" с выхода элемента ИЛИ 19 осуществляется переключение входной шины "Адрес" и выхода блока 6 к группам ЗУ блока 1 памяти.

Этот сигнал поступает на входы коммутатора 12 и мультиплексора 17: входная шина "Адрес" подсоединяется к адресным входам ЗУ 15 и 16, выход блока 6 — к входам ЗУ 13 и 14.

Сигналом по входу "Пуск" через элемент ИЛИ 20 и распределитель 21 (фиг. 3) осуществляется считывание данных кадра, записанного в блоке 1 памяти (в ЗУ 13 и 14): разрешается передача импульсов генератора 11 с выходов распределителя 21 на входы счетчика 5 и формирователь 8 ° Кроме того, этим же сигналом с шестого выхода блока 2 управления (с выхода элемента ИЛИ 20) разрешается вывод информации с выхода мультиплексора

4 данных на выход "Данные" блока 3 вывода данных (через выходной мультиплексор 36 и узел 38 после разрешенного манчестерского преобразования кодером 37 (фиг.8).

Выборка данных из блока 1 памяти осуществляется с помощью счетчика 5 и блока 6 адресации.

По сигналу "Пуск" в счетчике 5 мультиплексора начинается счет импульсов генератора 11 по модулю 16: счет 0-!5. Выходные сигналы счетчика 5 воздействуют на мультиплексор

4 таким образом, что в процессе счета вход мультиплексора 4 последовательно подключается к какдому из

16-ти выходов блоха 1. Фактически мультиплексор 4 выполняет передаточную функцию при выборке данных иэ первой группы ЗУ !3 и !4 блока памяти, так как вход мультиплексора, 4 (фиг. 1 и 2) соединен с ЗУ !3 к !4 через мультиплексор 17.

Адреса выбираемых данных иэ указанной группы ЗУ блока 1 задаются блоком 6 с помощью адресных счетчиков 24 и 25 (фиг.4), выходы которых соединены через коммутатор 12 адреса блока 1 памяти с адресными входами соответствующих ЗУ 13 и 14 (фнг.2).

Переключение адресных счетчиков 24 и 25 и, следовательно, смена адреса- 10 ции ЗУ 13 н 14 осуществляется через коммутатор 23 сигналами в виде вьпсодных импульсов дешифратором 22 при соответствующем счете 12 и 14. счетчика 5, причем первым переключается 15 адресный счетчик 24, так как, коммутатор 23 запускается импульсом, выделяемым на выходе дешифратора 22:. при счете восемь счетчика 5 (снима- ется блокировка коммутатора 23, сде- 2 ланная сигналом "Установка" ). Помимо упомянутых импульсов дешифратор

22 выделяет в виде выходного сигнала также импульс при счете 0 счетчика 5, который совместно с импульсом 2 счета 8 поступает на мультиплексор

26 (фиг.5).

Таким образом, выборка данных из блока 1 памяти носит циклический характер. Цикл состоит из 16-ти тактов: ЗО восемь тактов (счет 0-7) для выборки восьми битов ЗУ 13 и восемь тактов (счет 8-15) для выборки восьми битов

ЗУ 14. Сиена адреса ячеек ЗУ 13 прообразование уровней и гальваническую развязку соответствующих сигналов

5 144662 1 6 согласно стандарту 150 на интерфейсе с блока доступа с абонентской системой.

Формирователь 8 переводится битовой последовательностью с выхода мультиплексора 4 в состояние, отвечающее расчетному значению, вычисляемому по алгоритму определения контрольной последовательности кадра в стандарте ISG 8802/3. Расчет КПК производится по известной схеме циклического кодирования путем деления на образующий полином 32-й степени.

Функция деления входного номинала (двоичной последовательности на вы" ходе мультиплексора 4) обеспечивается тактовыми импульсами и приводит к образованию контрольного кода, явО ляющегося 32-разрядным остатком от производимого полиноминального деления. Сформированный таким способом код сохраняется до поступления сигнала с выхода блока 7.

Битовый поток на выходе мультиплексора 4 прерывается по сигналу блока 7. В предлагаемом имитаторе длина кадра ограничена только сверху 4096 байтами. Отсутствие других ограничений позволяет менять двину кадра от теста к тесту в широких пределах. Информация о числе бит, подлежащих передаче, записывается в блок 7 во время записи данных и в изводится во время считывания данных 36 процессе передачи данных кадра это

ЗУ 14 и иао орот.

14 б число сравнивается с другим числом, Битовый поток, образуемый на выхо- соответствующе текущему значению де мультиплексора д

4 данных поступа- количества переданных бит. Число пеет на вход формироват ф мирователя 8 и блок 3 редаиных бит определяется в блоке 7 вывода данных. Блок 3 (фнг.8) обес- 4О в зависимости от значения сигналов, печивает передачу информации через йоступающих с выходов счетчика выходной мультиплексор 36, кодер 37 и блока 6. Информация о числе бит, и узел 38 на выход Данные" подлежащих передаче, записывается в тора. Кодер 37 реализует манчестерс- регистр 28, младшие разряды текущего кое . кодирование двончно" нчной последо- 4g числа переданных бит задаются счетчивательности, поступающе с в и с выходно- ком 5 разрядные выходные сигналы коЭ го мультиплексора, моме

36 мо енты воз- торого поступают на схему 27 сравнеможных перепадов значений с ений сигнала ння, а старшие разряды числа передаюв манчестерском коде задают задаются гене- щих бит задаются мультиплексором 26. ратором 11 импульсов. Помимо кодера б0 При выделении счета 0 счетчика 5 де37 импульсы генератора часто

11 частотой шифратором 22 (фиг.4) в соответствии с упомянутым 16-ти-тактным циклом к ваемый делитель частоть, 39 астоты который схеме 27 сравнения подключается адв зависимости от сигналов налов по входу ресный счетчик 24 (фиг.4), а при ви. Ф! . Управление выдает пр

1t ямоугольные gr делении счета 8 мультиплексор 26 пеимпульсы частотои, ил

10 5 или О.МГц. реключается на пересылку данных адУзел 38 и узел осущест

40 ествляют пре- ресного счетчика 25. Таким образом, четыре мпадших разряда показывают текущее число бнт данных по модулю 16; двенадцать старших разрядов определяют число 16-ти тактных циклов. В сумме образуется длина переданного кадра.

При равенстве текущего и заданно5

ro значений длины кадра с выхода схемы 27 сравнения (фиг.5) поступает сигнал на входы блока 2, блока 3 и формирователя 8. При этом формирователь 8 прекращает расчетные функции по определению КПК, переходя из состояния вычисления в состояние вывода контрольного кода, в блоке 3 вывода данных прекращается прием данных с

1 выхода мультиплексора 4 и подключается выход сумматора 31 (фиг. 6) блока 9. В блоке 2 при поступлении сигнала с выхода блока 7 на вход распределителя 21 (фиг.3) блокиру- 20 ется подача импульсов генератора 11 на счетчик 5, в результате чего прекращается выборка данных из блока 1 памяти (из ЗУ 13 и 14, фиг. 2); выход генератора 11 (через распреде- 25 литель 21) коммутируется на вход блока 9, в котором определяется тестовая контрол.;ная последовательность (суммарный сигнал контрольных значений и ошибок) и ее длина. Импульсы 30 по линии 52 поступают на входы счетчика 29 и регистра 30. Содержание регистра 30 ошибок, заданное во время записи данных, сдвигается и поступает в последовательном виде на сумматор 31. На другой вход сумматора 31 поступает контрольная последовательность с выхода формирователя 8 после прекращения в нем расчета КПК о сигналу с выхода блока 7. Вывод конт- 40 рольного кода иэ формирователя 8 осуществляется в последовательном виде под воздействием тех же импульсов, поступающих с выхода блока 2, которые предназначались ранее для расчета КПК. Суммарный сигнал контрольных значений и ошибок с выхода сумматора

31 по линии 46 поступает на вход блока 3 вывода данных и далее на его выход "Данные". Одновременно в счетчике 29 производится подсчет длины контрольной последовательности. После поступления 32-х бит, т.е. 32-.х импульсов с выхода распределителя

21, на выходе счетчика 29 образуется сигнал конца контрольной -последовательности, который поступает на входы блока 2, блока 3 вывода данных .и блока 10. При этом, в блоке 2

1446621 8 сигнал конца КПК блокирует генерацию импульсов генератора 11 (на выходах распределителя 21 импульсов, фиг.3)", в блоке 3 вывода данных блокируется выход "Данные" (по линии 47 сигнал конца КПК поступает на вход кодера

37, который прекращает функцию манчестерского кодирования) °

В блоке 10 задержки (фиг.7) величина задержки элемента 32 выбирается с учетом минимального межкадрового интервала, величина задержки элемента 33 изменяется. Задержанный: элементом 32 сигнал конца КПК (по линии 48) поступает на вход блока 3 вывода данных и вновь активизирует его вход, соединенный с выходом мультиплексора

4 (через элемент ИЛИ 34 этот сигнал переключает счетный триггер 35, сигнал с выхода которого воздействует на выходной мультиплексор 36). В бло-, ке 2 (фиг.3) задержанный элементом

32 сигчал используется для перевода имитатора в начальное состояние готовности к передаче следующего кадра, поступая с выхода элемента ИПИ 18 на входы счетчика 5, блока 6, блока 9 и формирования 8 КПК, задержанный сигнал конца КПК осуществляет сброс счетчика 5 мультиплексора данных, сброс адресных счетчиков 24 и 25 и блокировку коммутатора 23 блока 6 адресации (фиг. 4), сброс счетчика 29 блока 9 (фиг.6), а также устанавли" вает начальное состояние формирователя 8. Этим же сигналом с выхода элемента ИЛИ 18 блокируются выходы распределителя 2.1 импульсов (фиг.3).

Кроме того, задержанный элементом 32 (фиг.7) сигнал через элемент ИЛИ 19 (фиг. 3) поступает на вход режима блока 1 памяти (фиг.2} и воздействует на коммутатор 12 и мультиплексор 17, подготавливая выборку данных

:нз ЗУ 15 и 16 по адресам, определяемым блоком 6. Иомент начала передачи

:очередного кадра определяется задерж" кой сигнала конца КПК программируемым элементом 33 задержки, с выхода которого он поступает на вход элемента ИЛИ 20 (фиг.3). Действие этого задержанного сигнала аналогично первоначальному запуску. имитатора сиг" налом по входу "Пуск".

Таким образом, имитатор подготовлен к передаче нового тестового кадра, содержащего в ЗУ 15 и 16 блока 1. (фиг.2). Запись данных этого кадра, 1446621 а также запись данных о числе бит в блоке 7 (в регистр 28, фиг.5) и данных об ошибках КПК, вносимых в блок

9 (регистр 30, фиг.б), осуществляется во время считывания первого кадра до момента появления сигнала на выходе элемента 32 задержки (фиг. ?).

И наоборот, во время считывания очередного кадра, содержащегося в ЗУ 15 и 16, производится запись данных следующего кадра в ЗУ 13 и 14 (фиг.2), а также запись данных, сопутствующих этому кадру.

Формула изобретения

Имитатор для тестирования компонентов моноканальной локальной вычислительной сети, содержащий блок памяти, первый адресный вход, информационный вход и вход строба записи которого являются соответственно входами "Адрес","Данные", и "Запись" имитатора, а вход режима соединен с первым. выходом блока управления, вто- 25 рой и третий выходы которого соединены соответственно с установочным и тактовым входами формирователя контрольной последовательности кадра, блок вывода данных, первый и второй выходы которого являются соответственно выходами "Данные" и "Управление" имитатора, а тактовый вход и вход задания коэффициента пересчета соответственно соединены с выходом генератора импульсов и у равляющим входом имитатора, первый режимный вход и вход пуска блока управления являются соответственно входами сигналов "Переключение" и

"Пуск" имитатора, а установочный вход соединен с установочным входом устройства и установочными входами блока памяти и блока. вывода данных, отличающийся с целью.расширения функциональных возможностей за счет введения дополнительных режимов имитации, в имитатор введены блок адресации, блок счета длины кадра, мультиплексор данных, блок задержки, блок фиксации ошибок и счетчик мультиплексора данных, причем выход генератора импульсов подключен к тактовому входу блока управления, четвертый, пятый и шестой выходы которого соединены соответственно со счетным входом счетчика мультиплексора данных, тактовым входом блока фиксации ошибок и разрешающим входом блока вывода данных, первый и второй информационные входы и стробирующий вход которого соединены соответственно с выходом мультиплексора данных и первым и вторым выходами блока фиксагии ошибок, первый и второй информационные входы и вход строба записи которого подключены соответственно к выходу формирователя контрольной последовательности кадра и к входам

"Данные" и "Запись" имитатора, а установочный вход — к второму выходу блока управления и установочным входам блока адресации и счетчика мультиплексора данных, выходом соединенного с адресным входом мультиплексора данных, информационным входом блока адресации и первым информационным входом блока счета длины кадра, второй информационный и синхронизирующий входы которого соединены соответственно с первым и вторым выходами блока адресации, а третий информационный вход и вход строба записи— соответственно с входами "Данные" и "Запись" имитатора, выход блока ,счета длины кадра подключен к второму входу режима блока управления и входам режима выводного блока и формирователя контрольной последовательности кадра, информационным входом соединенного с выходом мультиплексора данных, группа информационных входов которого соединена с группой выходов блока памяти, вторым адресным входом подключенного к первому выходу блока адресации, входы строба конца контрольной последовательности, начала цикла и конца цикла блока управления соединены соответственно с вторым выходом блока фиксации ошибок и первым и вторым выходами блока задержки, вход и второй выход которого соединены соответственно с вторым выходом блока фиксации ошибок и синхронизирующим входом блока вывода данных.

1446621

«flepe

Ф .Г

1446621

1446621

1446621 иые

Составитель В. Вертлиб

Редактор А.Воровнч Техред Л.Олийнык Корректор Г.Реиетник

Заказ 6748/53 Тираж 704 Подписное

ВНИИПИ Государственного комитета по изобретениям s открытиям .при ГКНТ СССР

113035, Москва, Ж-35, Рауаская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4