Устройство для передачи и приема информации

Устройство для передачи и приема информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи и может использоваться в телеметрических системах для ассоциативного сжатия передаваемой информации. Изобретение позволяет повысить информативность устройствао Устройство осуществляет сжатие на передающей стороне передаваемой информации и восстановление ее. на приемной стороне . Устройство содержит на передающей стороне формирователь 1 порогового сигнала, блоки 2,7,9,12 памяти, пороговые блоки 3,5, анализатор 4 активности, квадратичный сумматор 6, вычитатель 8, выходной блок 10, нормализатор 11, корреляторы 13, выполненные на умножителях 14 и сумматорах 13, умножители 16, сумматор 17 и синхронизатор 18. 5 з.п. ф-лы, 11 ил. (Л ( со 00 со

4 9 А1

СОЮЗ СОВЕТСКИХ . СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) yg 4 С 08 С 19/28

ЮЫИЗ М

BATEHT;",Ç Еы1 ЛЕЛИЯ

Б«1Ьй«10 E, А

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ:КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4 21 36 55/24-24 (22) 20.03.87 (46) 07.01.89. Бюл.№ 1 (71) МВТУ им. Н.Э.,Баумана (72) Ан.Ф.Зарицкий, N.JI.Ñâàëîâ и Ал.Ф.Зарицкий (53) 621.398(088.8) (56) Авторское свидетельство СССР №. №- 1120390, кл. (08 С 19/28, 1983.

Авторское свидетельство СССР № 1399797, кл. С 08 С 19/28, 1986. (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ИНФОРМАЦИИ (57) Изобретение относится к электросвязи и может использоваться в телеметрических системах для ассоциативного сжатия передаваемой информации.

Изобретение позволяет повысить информативность устройства. Устройство осуществляет сжатие на передающей стороне передаваемой информации и восстановление ее на приемной стороне. Устройство содержит на передающей стороне формирователь 1 порогового сигнала, блоки 2,7,9,12 памяти, пороговые блоки 3,5 ° анализатор 4 активности, квадратичный сумматор 6, вычитатель 8, выходной блок 10 нормализатор 11, корреляторы 13, выполненные ка умножнтелях 14 и суммато-рах 15, умножители 6, сумматор 17 и синхронизатор 18. 5 э.п. ф-лы, 11 ил.

1449989 .

Изобретение относится к электросвязи и может использоваться в телеметрических системах для ассоциативного сжатия передаваемой информации.

Цель изобретения — повышение информативности устройства.

На фиг.1 представлена структурная схема передающей стороны устройства; на фиг.2 — структурная схема 1р приемной стороны устройства; на фиг.3 — функциональная схема анализатора активности; на фиг.4 — функциональная схема нормализатора; на фиг.5 — функциональная схема выходно-15 го блока; на фиг.6 — функциональная . схема входного блока;:на фиг.7— функциональная схема формирователя порогового сигнала; на фиг.8 — функциональная схема блока питания базис- 20 ных сигналов; на фиг.9 — функциональная схема дешифратора служебных посылок; на фиг.10 - функциональная схема синхронизатора; на фиг.11 форматы передаваемых информационных 25 кадров.

Устройство для передачи и приема информации на передающей стороне (фиг.1) содержит формирователь 1 порогового сигнала, первый блок 2 3р памяти, первый пороговый блок 3, ана лизатор 4 активности, второй пороговый блок 5, квадратичный сумматор 6, второй блок 7 памяти, вычитатель 8, четвертый блок 9 памяти, выходной блок 10, нормализатор 11, третий блок 12 памяти базисных сигналов, корреляторы 13, — 13 выполненные на умножителях 14 и сумматорах 15, умножители 16,-16п сумматор 17 и 4р синхронизатор 18, канал 19 связи; на приемной стороне (фиг.2) устройство содержит нормализатор 20, входной блок 21, первый блок 22 памяти базисных сигналов, второй блок 23 45 памяти, умножители 24,-24„, сумматор

25 и синхронизатор 26.

Анализатор активности (фиг.3) содержит блок 27 дифференцирования, выполненный на первом вычитателе 28, элементе 29 задержки и первом квадратичном сумматоре 30, блок 31 выделения среднего, выполненный на втором сумматоре-аккумуляторе 32, втором вычитателе 33 и третьем сумматоре 34 абсолютных величин, и блок 35 памяти

55 порогового сигнала.

Нормализатор (фиг.4) содержит блок 36 памяти, квадратичный сумма тор 37, вычислитель 38 квадратичного корня и делитель 39.

Выходной блок (фиг.5) содержит коммутатор 40, второй 41 и первый

42 счетчики, элемент И 43, генератор

44 служебных посылок, первый 45 и второй 46 кодеры и сумматор,47 °

Входной блок (фиг.6) содержит де шифратор 48 служебных посылок, демультиплексор 49, первый 50 и второй

51 декодеры и накопитель 52.

Формирователь порогового сигнала (фиг.7} содержит элемент И 53, счет— чик 54, делитель 55, блок 56 памяти, блок 57 сравнения и переключатель 58.

Блок памяти базисных сигналов (фиг.8) содержит элемент И 59, счетчик 60, демультиплексор 61 и элементы 62,-62„ памяти.

Дешифратор служебных посылок (фиг.9) содержит регистр 63 сдвига, дешифратор 64, элементы И 65-67 и триггеры 68-70.

Синхронизатор (фиг.10) содержит элемент И 71, блок 72 промежуточной памяти, счетчик 73 и блок 74 постоянной памяти.

Принципы построения устройства следующие. Специфическая особенность человеческого зрения позволяет существенно сократить затраты двоичных единиц информации при передаче изоб-. ражения, содержащего значительное количество высших пространственных частот.

Простейшим индикатором в этом слу-„ чае может быть пространственное дифференцирование. Оператор дифференцирования для дискретного представления кадра изображения имеет вид разностного оператора и может быть определен как по строкам так и по столбцам, если использовать большее количество точек изображения.

Например для строк

Jf; (1) где ; — отсчеты кадра изображения.

Осреднение квадратов локальных производных по формуле

M 1 ; ч. (2)

j 1 дает средний уровень (долю) высших пространственных частот в исходном сигнале.

Для более точного определения порога допустимых искажений, не ухудшаE = (1 ; «<0) (4) Эту функциональную зависимость можно реализовать, используя известные технические решения, Последовательность кадров изображения, поступающих на вход устройства, представленных в виде векторов

ll

S;) ., принадлежит некоторому

«= и пространству К Е К . Существует подпространство RL E R в котором люМ бпй ив fS;);„, представляется набпФЪ< ром коэффициентов а„) с ошибкой не более f. > . Одним из способов

Щ

S < = S — » d;S; (5) I (S«<+< 8 ) где а; llS,Г -

Необходимым условием записи новой базисной функции является превышение

E w E . При этом совершенно иг<»ое норируется тот факт, что новая базисная функция не является наилучшей с точки зрения ее информативности.

Такая ситуация возникает в том случае, если адаптивный базис сформирован не полностью, а ошибка восстановпения б„„пс fS;J, тельно превышает Е, . Очевидно, что вектор ошибки в этом случае соз 14 ющих субъек тив но е качество принимаемого изображения, необходимо знать уровень фона для конкретного кадра, так как наивысшая способность человеческого глаза различать высокие пространственные частоты наблюдается при сильной контрастности иэображения. Для определения уровня фона можно выполнить следующую обработку исходного кадра ф - „ - «; - „- «,(, <з>

1 < J l

Имея теперь два параметра, характеризующие свойства поступившего кадра изображения, можно выбрать экспериментально соответствующие уровни допустимых искажений и известными методами линейной регрессии получить зависимость где 11 — нормирующий коэффициент;

N — - количество базисных функций;

6 — - начальное значение порога.

Нормирующий коэффициент выбирается так, чтобы при полностью заполненном базисе Е;е„ = < б„«, например, для N — 10, Q — 0,5 и Е,<<<„<<

Устройство работает следующим образом.

I

60 В начальном состоянии накапливающие регистры сумматоров-аккумуляторов

Ь,15,30,32 и 34, блоки 12 и 22 памяти и сумматоры 37 нормализаторов 11 и 20 очищены от информации. Счетчики 41, 42, 54 и 60 обнулены, блоки 7,9,12,22 и 23 памяти, накопитель 52 и нормализаторы 11 и 20 установлены в режим чтения, на выходах пороговых блоков

3 и 5 установлен низкий уровень (O,О).

49989

4 держит незначительное количество новой информации, которая добавляется к информации, уже накопленной в ассоциативном базисе

Г" 1,., Одним из способов устранения указанного недостатка может служить процедура адаптивного формирования пороra информативного отбора (ошибки восстановления) для записи новой баI зисной функции S „. Данная процедура основана на экспериментальном факте, что ошибка восстановления уменьшается почти экспоненциально с ростом размерности базиса при его оптимальном формировании. Если теперь формировать базис Т,3К> чтобы обеспечить близкий к экспоненциальному закон уменьшения ошибки восстановления путем искусственного отбора функций, претендующих на базисные, то можно ожидать увеличения точности

25 восстановления последующих кадров, а это приводит к повьш|ению информативности устройства. Верхний уровень порога выбирается из корреляционных свойств входного сигнала, но не более

30 50Х, а нижний определяется уровнем приемлемых искажений на уровне,2-3Х.

В этом интервале необходимо обеспечить соответствующий закон изменения порога в зависимости от степени заполнения базиса, например

35 (6) 1449989

Синхронизация отдельных блоков устройства осуществляется синхронизаторами

18 и 26, тактируемыми одинаковой опорной частотой Й . Синхронизаторы

18 и 26 находятся в состоянии ожидания.

По сигналу "Пуск", запускающему синхронизатор 18, входной векторкадр поступает в виде отсчетов парал- 10 лельного цифрового кода (к кратно степени двойки, например к = 128) в анализатор 4 активности и блок 7 памяти сигнала, где запоминается и ! одновременно подается на объединенные 1я информационные входы умножителей 14.

На другие входы умножителей 14 из блока 12 памяти поступают цифровые отсчеты базисных сигналов (сначала нулевые) синхронно с отсчетами вход- 2п ного сигнала. Результаты умножений накапливаются сумматорами 15. Этот режим работы обеспечивается подачей соответствующих серий стробирующих импульсов от синхронизатора 18 на 25 входы управления блоков 4,7,12 и 15, а также предварительной установкой в режим записи блока 7. После выполнения данноro цикла работы блок 7 переводится в режим "Чтение". ЗО

По завершению накопления результатов умножений на сумматорах 15 полученные коэффициенты разложения входного сигнала по базисным сигналам устанавливаются на входах умножителей 16 и на входах выходного блока

10.

После вычисления коэффициентов на умножителях 16 и сумматоре 17

40 происходит покоординатное восстановление входного сигнала (5), а на вычитателе 8 выполняется покоординатное сравнение исходного сигнала блока 7 с его восстановленной копией с после- 4> дующим запоминанием результатов вычитания в блоке 9 памяти ошибки и накоплением суммы квадратов отсчетов вектора ошибки на квадратичном сумматоре 6. Этот цикл работы осуществляется подачей серии синхронных импульсных.последовательностей на управляющие входы блоков 6,7,9 н 12, причем блок 9 предварительно переводится синхронизатором 18 в режим записи.

По завершении операции накопления полученная величина серднеквадратической ошибки сравнивается с пороговыми значениями, которые установлены на входах пороговых блоков 3 и 5, стробируемых синхронизатором 18.

Если ошибка восстановления не больше допустимого уровня искажений, задаваемого анализатором 4 активности для текущего входного кадра, то соответствующие уровни (0,0) пороговых блоков 3 и 5 настраивает выходной блок 10 и синхронизатор 18 на передачу только коэффициентов разложения входного сигнала и служебной информации, соответствующей данному режиму передачи (фиг.ll). В этом случае не производится действий по изменению порога информативности E „я, вырабатываемого формирователем t порогового сигнала. После передачи коэффи циентов синхронизатор 18 вырабатывает импульс сброса, который очищает регистры сумматоров 6,15,30, 32 и

34, а также стробирует пороговые блоки 3 и 5, чтобы установить на их выходах нулевые уровни сигналов. На этом цикл преобразования завершается и устройство готово к приему следующего входного вектора-кадра, Синхро- .. низатор 18 возвращается в исходное состояние.

Если величина ошибки превышает заданную Е е„, но меньше Е „„,, то управляющие сигналы пороговых блоков

3 и 5 заставляют выходной блок 10 и синхронизатор 18 кодировать и передавать коэффициенты разложения и отсчеты вектора ошибки в канал 19 связи с соответствующей служебной инфор мацией для приемной стороны. Пороговый блок 3 (уровни 1,0) не активизирует свой выход, поэтому синхрониза-.1 тор 18 не вырабатывает в этом случае управляющих сигналов для нормализатора 11 и формирователя 1, используемых для записи нового базисного сигнала и изменения текущей величины Е„„,р.

Когда ошибка восстановления превьгшает Е „„(порог информативности), то активнйе уровни (1,1) сигналов с выходов пороговых блоков 3 и 5 на- . страивают выходной блок 10 и синхронизатор 18 на кодирование и передачу в канал 19 связи коэффициентов разложения, отсчетов вектора ошибки, а также информации о записи нового базисного сигнала, содержащейся в со ответствующей служебной кодовой посылке для приемной стороны (фиг,ll).

Одновременно с кодированием в этом

7 14499 режиме передачи активный уровень с выхода порогового блока 3 устанавливает режим записи н блоке 12 и отсчеты вектора ошибки через нормализатор 11 записиняют н блок 12 памяти базисных сигналов. Это выполняется под действием соответствующих синхроимпульсов от синхронизатора 18, подаваемых на входи управления блоков 912, при этом блок 9 установлен в режим чтения информации.

Параллельно с записью отсчетов нового базисного сигнала изменяется величина порога информативности для следующего базисного вектора. Уровень значимости определяется формирователем 1 следующим образом

2 Е- Вос ииР gy1 3 (7) 20 из отсчетов входного сигнала, а полученные разности суммируются по абсолютной величине сумматором 34) . При этом блок 35 формирует по известной функциональной зависимости (4} порог допустимых искажений. Таким образом, к началу операции оценивания точности восстановления ня информационных выходах анализатора 4 активности и, следовательно, на соответствующих входах порогового блока 5 и формирователя 1 устанавливается значение необходимого уровня допустимых искажений для обрабатываемого в данный момент кадра изобрежения. Если ошибка восстановления меньше Е„„, устанавливаемого анализатором 4, то блок

57 сравнения и переключатель 58 формируют порог допустимых искажений потех .Равный Е ину

По завершении цикла преобразования синхронизатор 18 сбрасывает регистры сумматоров 6,15,30,32,34 и 37, затем стробирует пороговые блоки 3 и 5 и передающая сторона готова к обработке следующего вектора-кадра.

Ня приемной стороне с помощью входного блока 21 информация декодируется и разделяется на коэффициенты, которые запоминаются в блоке 23 памяти коэффициентов, и на отсчеты вектора ошибки, если они были переданы.

Кроме того, входной блок 21 выделяет управляющие сигналы из принятой служебной информации для синхронизатора 26, которые настраивают синхронизатор 26 на соответствующий режим приема и запускают его.

После дешифрации управляющих и информационных сигналов. синхронизатор

26 стробирует блок 22 памяти базисных сигналов, аналогичный блоку 12 передающей стороны, и ня умножителях

24 происходит покоординатное умножение отсчетов базисных сигналов на значения коэффициентон из блока 23, а на сумматоре 25 — покоординатное сложение цифровых значений сигналов со всех умножителей с отсчетами векгде — полученная ошибка восстаboc новления для последнего входного вектора-кадра.

Для этого соответствующим импуль- 25 сом от синхронизатора 18 увеличивается на единицу содержимое счетчика

54 (равное текущему количеству ба- зисных сигналов, записанных в блоке

12) формирователя 1. Так как на пер- 3р вом входе элемента И 53 установлен высокий уровень .сигнала от порбгового блока 3 (ошибка превысила порог информативности), то счет разрешен.

Далее выполняется деление текущей ошибки восстановления на число, записанное в счетчике 54, делителем 55 и запоминание полученного значения в блоке 56 по импульсу синхронизатора

18 ° Таким образом, на первых входах 4р блока 57 сравнения устанавливается значение порога информативности, которое в следующем цикле обработки очередного входного вектора сравнивается с порогом допустимых искажений, определяемым анализатором 4 активности (начальное значение порога для первого входного вектора равно 0).

Кяк было указано в начале цикла преобразования очередного вектора- 5О кадра параллельно с запоминанием отсчетов входного вектора-кадра в блоке 7 памяти сигнала на вторые информационные входы анализатора 4 активности также поступают отсчеты входного сигнала. По окончании цикла приема кадра на выходах блока 27 дифференцирования (фиг.3) появляется среднее значение производной входного

89 8 сигналя согласно (1) и (2), блок 31 вычисляет среднее значение входного сигнала ня сумматоре 32. На втором цикле работы передающей стороны (восстановление кадра и сравнение его с исходным) блок 31 выделяет истинное значение уровня фона по укаэанной процедуре (3) (среднее значение сигнала вычитается вычитателем 33

1449989 lO

40

55 тора ошибки, поступающих из накопителя 52 входного блока 21, если они бы:ли переданы, Так происходит восстановление переданного сигнала.

При выделении информации о необхо-, димости записи в блок 22 памяти ново- го базисного сигнала из служебной кодовой посылки входной блок 21 настривяет синхронизатор 26 на данный режим приема, устанавливает в режим записи блок 22 памяти базисных сиг1 налов, и одновременно с восстановлением входного сигнала отсчеты сигнала ошибки с выходов входного блока

21 поступают в нормализатор 20, где нормируются по энергии. Для этого синхронизатор 26 устанавливает в ре, жим записи блок 36 памяти и сумматор

37 нормализатора 20, вырабатывает серию стробирующих импульсов, равную по длине количеству отсчетов в векторе, по которой происходит запоминание входных отсчетов ошибки в блоке

36 и вычисление суммы квадратов квадратичным сумматором 37, После этого синхронизатор 26 переводит блок 36 и сумматор 37 в режим чтения и по аналогичной серии импульсов на выходах нормализатора 20 появляются нормированные делителем 39 входные отсчеты, которые записываются в блок

22 памяти базисных сигналов. Анало1 гично работает нормализатор 11 передающей стороны при записи нового базисного сигнала в блок 12 памяти.

Так как блок 22 установлен в режим записи, то разрешен счет для счетчика

60 (фиг ° 8) через элемент И 59, и на соответствующем, выбранном демульти-л плексором 61, входе записи-чтения блока 62 памяти также установлен режим записи,при этом остальные блоки 62 памяти находятся в режиме чтения, поэтому по серии стробирующих импульсов входные отсчеты из нормализатора 20 записываются в k"й блок 62 памяти, затем по синхроснгналу увеличивается на единицу содержимое счет чика,60, тем самым в следующий раз для записи нового базисного сигнала выбирается (k+1)-й блок 62 памяти, По сигналу сброса от синхронизатора

26 входной блок 21 возвращается в начальное состояние и сигнал записи для блока 22 памяти снимается, синхронизатор 26 возвращается в состояние ожидания.

При отсутствии информации о разрешении записи формирование нового базисного сигналя ня приемной стороне не происходит.

После восстановления принятого сигнала или записи нового базисного сигнала синхронизатор 26 сбрасывает дешифратор 48 входного блока 21 и сумматор 37 нормалиэатора

20. Ня этом цикл работы завершается и приемная сторона готова к приему следующего входного сигнала. Такой алгоритм работы позволяет синхронно изменять базисы как на передающей так и на приемной сторонах устройства.

Рассмотрим более подробно работу анализатора 4 активности выходного блока 10 и входного блока 21 °

Анализатор 4 активности вычисляет порог допустимых искажений для текущего входного вектора-кадра.

Функциональная схема анализатора 4 приведена на фиг.3.

С поступлением отсчетов входного сигнала в устройство они подаются на вторые информационные входы анализатора 4, при этом по первой серии стробирующих импульсов на сумматоре 32 определяется среднее значение отсчетов, а в блоке 27 дифференцирования текущий отсчет вычитается из предыдущего отсчета при помощи вычитателя

28 и элемента 29 задержки ня один такт, полученная разность накапливается на квадратичном сумматоре 30, на котором вычисляется среднеквадратическое значение первой производной по входным отсчетам сигнала. В цикле восстановления входного сигнала на первые информационные входы анализатора 4 снова поступают отсчеты входного сигнала и по серии стробирующих импульсов ня вычитателе 33 выполняется вычитание из исходных отсчетов их среднего значения, а на сумматоре

34 — накопление абсолютных величин полученных разностей. По концу последнего. стробирующего импульса на информационных выходах блока 31 появ-.. ляется истинная величина уровня фона, следовательно на информационных выходах блока 35 устанавливается деиствительное значение допустимых искажений для текущего входного сигнала. По импульсу сброса в конце цикла обработки очищяются регистры сумматоров 30,32 и 34 и анализатор 4

989

1449 снова готов к приему входной информации.

На фиг.5 приведена функциональная схема выходного блока 10 который раЭ

5 ботает следующим образом, Случай первый . Е еос E те х E и ну °

Пороговые блоки 3 и 5 не активизируют свои выходы (О,О) ° Синхронизатор 18 по нулевым уровням управляющих сиг- 10 налов настраивается на передачу только коэффициентов, генератор 44 служеб= ных посылок по сигналам пороговых блоков 3 и 5 настроен на работу в данном режиме. Синхронизатор 18 вырабатывает серию стробирующих импуль " сов для генератора 44, который при этом формирует на выходах служебцую информационную посылку, сообщающую приемной стороне о передаче коэффици» 20 ентов. Одновременно с передачей служебной информации происходит перезапись числа из счетчика 42 в вычитающий счетчик 41 по импульсу от синхронизатора 18 и затем попытка увеличе- 25 ния содержимого счетчика 42 по импульсу счета от синхронизатора 18, но так как на втором входе элемента И 43 низкий уровень сигнала, то увеличение содержимого счетчика 42 не произойдет. 30

После передачи служебной информации по серии стробирующих„импульсов, пода:— ваемых на соответствующий вход кодера 45 коэффициентов и вход вычитания счетчика 41, происходит последовательный опрос коммутатором 40 соответствующих групп информационных входов, на которых установлены значения коэффициентов, и подключение их к информационным входам кодера 45 4О коэффициентов, который кодирует последние и посылает их через сумматор

47 в канал 19 связи. При установлении в счетчике 41 нулевого значения и активном уровне сигнала синхрони- 45 затора 18 на выходе "Заем" счетчика

41 появляется активный сигнал, который оповещает синхронизатор 18 о конце передачи, при этом синхрониза» тор 18 стробирует генератор 44, формирующий сигнал конца передачи для приемной стороны (фиг.ll); затем .сбрасывает соответствующие блоки пе- ь редающей стороны и переходит в состояние ожидания. 55

Случай второй. Eòåõ Eâ Eèíó

Уровни на выходах порогoBblx блоков 3 и 5 соответственно 0 и 1, следовательно передаются коэффициенты и отсчеты вектора ошибки. Сначала аналогично первому случаю передается служебная информация, настраивающая приемные сторону на режим работы передающей стороны, далее следует перезапись числа из счетчика 47 в счетчик

41, затем синхронизатор 18 вырабатывает импульс счета для счетчика 42, но элемент И 43 не пропускает его на вход счетчика 42, после этого вырабатывается серия стробирующих импульсов для кодера 46 ошибки и блока 9 памяти ошибки, в результате чего в канал 19 связи через сумматор

47 передаются закодированные отсчеты вектора ошибки. Затем, аналогично первому случаю, передаются коэффициенты и посылка о конце цикла передачи. После этого синхронизатор 18 выполняет сброс передающей стороны и переходит в состояние ожидания.

Случай третий. E > Е„„ .

Выходы пороговых блоков 3 и 5 находятся в активном состоянии. В этом случае работа выходного блока 10 полностью аналогична второму случаю, только выполняется увеличение содержимого счетчика 42, так как на втором входе элемента И 43 высокий уровень сигнала, и генератор 44 вырабатывает в этом случае служебную кодовую посылку для приемной стороны, содержащую информацию о разрешении формирования нового базисного сигнала на приемной стороне. После появления сигнала "Заем" синхронизатор 18 дозаписывает нормированные отсчеты вектора ошибки в блок 12, затем сбрасы- вает соответствующие блоки передающей стороны и переходит в состояние ожидания.

На фиг.б приведена функциональная схема входного блока 21 приемной сто роны. Дешифратор 48 выделяет служебную информацию из входного сигнала, определяет режим работы передающей стороны, по управляющим сигналам настраивает синхронизатор 26 на выработку соответствующих режиму приема синхронизирующих и стробирующих последовательностей импульсов, а также запускает синхронизатор 26, что обеспечивается соответствующей служебной кодовой последовательностью.

Таким образом, групповой цифровой входной сигнал поступает на регистр

9989

В

30

45 ч

55

13 144

63 сдвига, тактируемый опорной частотой f. . Дешифратор 64 выделяет два сигнала настройки, которые запоминаются сначала в триггере 68, а затем в триггере 69 ° После этого дешифратор

64 формирует сигнал запуска синхронизатора 28. В конце информационного кадра дешифратор 64 выделяет маркер конца передачи, который запоминается в триггере 70 и информирует синхронизатор 26 о конце цикла приема.

В конце процесса обработки кадра синхронизатор 26 сбрасывает триггеры

68-70 в исходное состояние.

В случае передачи одних коэффициентов выходы дешифратара 48 не активи зированы (0,0), выход синхронизатора

26 не активен, поэтому демультиплексор 42 подключает информационные входы входного блока 21 через декодер

51 коэффициентов к блоку 23 памяти коэффициентов., предварительно установленный в режим записи, в который по серии синхроимпульсов записываются декодираванные декодером 51 отсчеты коэффициентов.

Если количество коэффициентов меньше максимального, та после сигна-, ла передачи на выходе декодера 51 устанавливается нулевое значение, а синхронизатор 26 заполняет оставшиеся ячейки памяти блока 23 нулевыми отсчетами и переводит блок 23 в режим чтения. Поэтому принятые коэффициенты записываются всегда в строго определенные ячейки памяти согласно их порядковому номеру. После завершения цикла восстановления синхраниза тор 26 устанавливает дешифратор 48 в исходное состояние, а сам переходит в состояние ожидания.

Если были переданы отсчеты вектора ошибки и коэффициенты (уровни настройки 0,1), то дешифратор 48 и синхронизатор 26 через демультиплексор 49, при установленном на его адресном входе сигнале синхронизатора

26, и декодер 50 ошибки записывают отсчеты вектора ошибки в накопитель

52 ошибки, для которого установлен ре жим записи и вырабатываются стробирующие импульсы. Затем принимаются коэффициенты аналогично рассмотренной процедуре. Если числа коэффициентов меньше максимального, то после сигнала конца передачи синхронизатор 26 заполняет нулями оставшиеся ячейки памяти блока ?3. Синхронизатор ?6 в этом режиме приема не формирует упрочнянщих сигналов для нормализатора 20, блока 21 для записи отсчетов вектора ошибки, так как формирование нового базисного сигнала запрещено.

После завершения цикла восстановления синхронизатор 26 устанавливает дешифратор 48 в исходное состояние, а сам переходит в состояние ожидания.

В третьем случае при передаче отсчетов вектора ошибки, коэффициентов и служебной информации о записи нового базисного сигнала работа входного блока 21 полностьн аналогична рассмотренной, только разрешается запись нового базисного сигнала через нормалиэатор 20 в блок 22 памяти базисных сигналов. После завершения цикла формирования нового базисного сигнала синхронизатор 26 устанавливает дешифратор 48 в исходное состояние, а сам переходит в состояние ожидания.

Синхронизатор 18 (?6) работает следующим образом. По импульсному сигналу запуска сбрасывается счетчик

73 и на соответствующем выходе блоки ровки блока 74 постоянной памяти, подключенном к второму входу элемента И 71, устанавливается высокий уровень сигнала, импульсы тактовой частоты поступают на счетный вход счетчика 73, который начинает перебирать адрес блока 74, и на соатветствунщих выходах блока 74 появляются управляющие импульсные последовательности. Три адресных входа блока 74 служат входами управления (переключения последовательностей) синхронизатором 18 (26), управляемым пороговыми блоками 3 и 5 и выходным блоком 10 (входным блоком 21 для приемной стороны). Синхронизатор 18 (26) формирует управляющие сигналы до тех пор, пока на выходе блокировки блока

74 не установится низкий уровень, запрещающий прохождение тактовой частоты на вход счетчика 73.

Переклнчение (настройка) синхронизатора 18 (26) происходит путем стробирования блока 72 памяти сигналом записи с соответствующего выхода блока 74. В блок 72 памяти при этом записываются сигналы, установленные на его входах. Очистка содержимого блока 72 памяти выполняется при запуске синхронизатора 18 (26).

Сравнение эффективности работы устройства с базовым объектом выпал15

16

1449989 нялось при одинаковом входном сигнале. В качестве входного сигнала использовался белый шум, пропущенный через низкочастотный фильтр с задан5 ными параметрами. При размерноети входного вектора 64 точки и заданной средней точности восстановления 1-% формирование базиса предлагаемого устройства завериилось на 23-м векто--10 ре, а известного — на 31-м йекторе, следовательно степень сжатия возросла почти на 30%. Кроме того, сокращение. числа базисных векторов, требующих дорогостоящих устройств памяти, приводит к уменьшению затрат на них, а также сокращает время обработки сиг- . налов после формирования базиса. Таким образом, информативность предло-, женного устройства выше не менее, чем на 100% информативности известного.

Формула и з обретения

1. Устройство для передачи и приема информации, содержащее на передающей стороне синхронизатор, первый, второй,.третий — седьмой выходы которого соединены соответственно с управ-щ ляющим входом первого блока памяти, управляющим входом первого порогового блока, соответствующими управляющими корреляторов, первыми управляю- щими входами выходного блока, управляющими входами второго блока памяти, управляющими входами нормализатора и первыми управляющими входами третьего блока памяти, выход первого порогового блока соединен с вторым 4р управляющим входом выходного блока и первым установочным входом синхронизатора, выходы нормализатора соединены с одноименными информационнъ ми входами третьего блока памяти, 45 выходы которого соединены с соответствующими первыми входами соответствующих умножителей, выходы которых соединены с соответствующими входами сумматора, выходы корреляторов соединены с соответствующими пер-. выми информационными входами выходного блока, информационные входы второго блока памяти, вход "Пуск" и тактовый вход синхронизатора являются соответственно информационными входами, входом "Пуск и первым тактовым входом устройства, первые выходы выходного блока передаюцей стороны соединены через канал связи с соответствующими информационными входами входного блока приемной стороны, первый — четвертый выходы и управляющие входы входного блока соединены соответственно с входом "Пуск", первым — третьим установочными входами и соответствующими первыми выходами синхронизатора, вторые выходы синхронизатора соединены с соответствующими управляющими входами нормализатора, умножители, выходы которых соединены с соответствующими первыми входами сумматора, тактовый вход синхронизатора приемной стороны является вторым тактовым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения. информативности устройства,. в него на передающей стороне введены формирователь порогового сигнала, анализатор активности, второй пороговый блок, квадратичный сумматор, вычитатель и четвертый блок памяти, выходы второго блока памяти соединены с соответствующими первыми входами вычитателя и первыми информационными входами анализатора активности, выходы которого соединены с соответствующими первыми информационными входами второго порогового блока и формирователя порогового сигнала, выходы которого соединены с соответствующими информационными входами первого блока памяти, выходы которого соединены с соответствующими первыми информационными входами первого порогового блока, первые информационные входы корреляторов и вторые информационные входы анализатора активности объединены соответственно и подключены к информационным входам устройства,вторые информационные входы корре- . ляторов подключены к соответствующим выходам третьего блока памяти, вторые входы умножителей подключены к соответ-. ствующим выходам одноименных корреляторов, выходы сумматора соединены с соответствующими вторыми входами вычитателя, выходы которого соединены с соответствующими информационными входами четвертого блока памяти и квадратичного сумматора, выходы которого соединены с соответствующими вторыми информационными входами первого, второго пороговых блоков и формирователя порогового сигнала, первый управляющий вход!

14499 формирователя порогового сигнала и второй управляющий вход третьего блока памяти объединены и подключены к выходу первого порогового блока, 5 управляющий вход второго порогового блока подключен к второму выходу синхронизатора, выход второго порогового блока соединен с третьим управля ющим входом выходного блока и вторым установочным входом синхронизатора, выходы четвертого блока памяти соединены с соответствующими информационными входами нормализатора и вторыми информационными входами выходного блока, второй выход которого соединен с третьим установочным входом синх- ронизатора, восьмые -" одиннадцатые выходы которого соединены соответственно с соответствующими управляющими 2п входами анализатора активности, управляющими входами квацратичного сумматора, управляющими входами четвертого блока памяти и вторыми управляющими входами формирователя поро- 25 гового сигнала, на приемной стороне введены блоки памяти„.пятые выходы входного блока соединены с соответствующими вторыми входами сумматора и информационными входами нормализато- Зб ра, выходы которого соединены с одноименными информационными входами первого блока памяти, первый управляющий вход которого подключен к четвертому выходу входного блока, выходы первого блока памяти соединены с соответствующими первыми входами соответствующих умножителей, шестые выходы входного блока соединены с соответствующими информационными входами второго блока памяти, выходы которого соединены с соответствующими вторыми входами соответствующих умножителей, третьи и четвертые выходы синхронизатора соединены 45 соответственно с соответствующими управляющими входами второго блока памяти и вторыми управляющими входами первого блока памяти, выходы сумма тора являются выходами устройства.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что анализатор активности содержит вычитатели, элемент задержки, сумматоры и блок памяти, выходы элемента задержки соединены с соответствующими первыми входами первого вычитателя, выходы которого соединены с соответствующими первыми входами первого сумматора, 89 18 выходы которого соединены с соответствующими первы. и входами блока памяти, выходы второго сумматора соединены с соответствующими первыми входами второго вычитателя, выходы которого со-. единены с соответствующими первыми входами третьего сумматора, выходы которого соединены с соответствующими вторыми входами блока памяти, вторые входы второго вычитателя, объединенные соответственно первые входы второго сумматора, элемента задержки и вторые входы первого сумматора являются соответственно первыми и вторыми информационными входами анализатора активности, объединенные вторые входы пе