Устройство обработки информации

Устройство обработки информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных цифровых вычислительных машинах. Целью изобретения является повышение производительности. Поставленная цель достигается тем, что в устройство, содержащее блок 1 оперативной памяти, коммутатор 3 информации , регистры 4, 5 выходной информации , арифметико-логический блок 6, регистр 8 общего назначения, регистр 11 констант, блок 14 микропрограммного управления и генератор 15 синхросигналов , введены регистровая память 10, блок 2 оперативной памяти, арифметико-логический блок 7, регистр 9 общего назначения, регистр 12 ф,пагоз и блок 13 элементов И, а также благодаря оригинальной организации связей между блоками. 6 ил. Q (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (5в 4 G 06 Р 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР (21) 4166738/24-24 (22) 25. 12,86 (46) 15.01.89. Бюл. У 2 (72) А.Д.Гвинепадзе, В.EI.Ìàðòèíîâ, А.В.Иыскин, В.А.Торгашев и А.П.Чугунов (53) 681.32 (088.8} (56) Патент Великобритании

У 2033624, кл. G 06 Р 15/00, 1978.

Авторское свидетельство СССР

Ф 1285469, кл. G 06 F 15/00, 1985. (54) УСТРОЙСТВО ОБРАБОТКИ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных цифровых вычислительных

„,ЯО„„ 4517 О д1 машинах. Целью изобретения является повышение производительности. Поставленная цель достигается тем, что в устройство, содержащее блок 1 опера- тивной памяти, коммутатор 3 информации, регистры 4, 5 выходной информации, арифметико-логический блок 6, регистр 8 общего назначения, регистр

11 констант, блок 14 микропрограммного управления и генератор 15 синхросигналов, введены регистровая память 10, блок 2 оперативной памяти, арифметико-логический блок 7, регистр

9 общего назначения, регистр 12 флагов и блок 13 элементов И, а также благодаря оригинальной организации связей между блоками. 6 ил.

1451710

Изобретение относится к вычислительной технике и может быть использовано в универсальных и, специализированных цифровых вычислительных ма5 шинах °

Целью изобретения является повышение производительности устройства.

На фиг.1 изображена функциональ\ ная схема предлагаемого устройства; на фиг.2 — функциональная схема блока микропрограммного управления; на фиг.3 — сигналы на выходах генератора синхросигналов; на фиг.4 — временная диаграмма режима записи в регистровую15 память„ на фиг.5 — временная диаграмма режима записи в оперативную память; на фиг.6 — временная диаграмма выполнения операций в арифметико-логическом блоке ° 20

Устройство обработки информации (фиг.1) содержит первый и второй блоки 1 и 2 оперативной памяти, коммутатор 3 информации, регистры 4 и

5 выходной информации, первый и второй арифметико-логические блоки 6 и

7, первый и второй регистры 8 и 9 общего назначения, регистровую память 10, регистр 11 констант, регистр ;? флагов с выходами 12.112.4, блок 13 элементов И с выходами

13„1- 13,7, блок 14 микропрограммного управления с выходами 14.1-14.11, генератор 15 синхросигналов с выходами 15.1-15.5, первый и второй информационные входы 16 и 17 устрой35 ства, вход 18 управления загрузкой данных, вход 19 логического условия, вход 20 прерывания, вход 21 запуска и первый и второй выходы 22 и 23 информации.

Блок 14 микропрограммного управления (фиг.2) содержит узел 24 памяти микропрограмм, узел 25 микропрограмм прерываний, счетчик 26 адреса, регистр 27 адреса, мультиплексор 28 проверки условий, регистр 29 микрокоманд, элемент И 30, группу элементов ИЛИ 31, элемент ИЛИ 32.

На фиг.3 Т вЂ” цикл работы устройства„ или период синхросигналов, 15.1-15.5 — синхросигналы на выходах генератора 15 синхросигналов.

На фиг.4 показаны сигнал 33 кода микрокоманды на выходах 14.1 — 14.11

55 блока 14 микропрограммного управления; сигнал 34 байта информации, записываемой из регистра микрокоианд блока иикропрограимного управления; сигнал 35 информации, записываемой в регистры общего назначения; сигнал 36 информации, записываемой в регистровую память 10; на фиг.5 — сигнал 37 кода микрокоманды на выходах

14.1-14. 11 блока 14 микропрограммного управления, сигнал 38 текущего слова информации на входах блоков 1 и 2 сигнал 39 адреса текущего слова для записи в блоки 1 и 2 на выходах регистров общего назначения; сигнал 40 адреса следующего слова информации, записываемой в блоки 1 и 2 на выходе арифметико-логического блока (блоков), сигнал 41 записи адреса следующего слова информации в регистровую память, сигнал 42 записи текущего слова о блока 1 (2); на фиг.6— сигнал 43 кода микропрограмм на выходах 14.1-14.11 блока 14 микропрограммного управления; сигнал 44 операнда на входе В арифметико-логического блока (блоков); сигнал 45 операнда

A на выходе регистровой памяти; сигнал 46 операнда А на выходе регистров 8 и 9 общего назначения; сигнал

47 результата операции на выходе арифметико-логического блока (блоков); сигнал 48 записи результата операции в регистровую память 10 сигнал

49 записи результата операции в регистр 4.

На выходах блока 13 элементов И реализуются слепующие функции:13.1

С1 f N(X6)g Х14, где С1 — синхросигнал на выходе 15.1 генератора синхросигналов; X15 — ХО разряды микрокоманды блока микропрограммного управле-, ния; 13. 2 — C1g Х4; 13. 3 — C ig Х83 N(X9)

3С, N(X10)l Х1@Х15; 13.4 — W8gX143, М(Х15) POH(14); где W8 — синхросигнал на выходе 15.5 генератора синхросигналов POH(14) — 14-й разряд регистра 9 общего назначения; 13,5

W8$X14g М(Х15)Q POH(15), где POH(15)

15-й разряд регистра 9 общего назначения, 13. 6 — С1 Х13 13. 7

CD8)X5LN(X15), где CDS — синхросигнал на выходе 15.4 генератора синхросигналов.

Выходы блока 14 микропрограммного управления соответствуют следующим выходам регистра 29 микрокоманд:

14.1 — N(X6), N(X9), Х14, Х15, N(X15); 14.2 — Х4; 14.3 — ХЗ-ХО;

i4.5 — Х7; 14,6 — XS; 14.7 — Х9;

14.8 — X10; 14.10 — Х12; 14.11 — Х13.

Вход 16 устройства представляет микропрограммь1) осуществляется за собой К однобайтовых шин, а вход 17 два цикла. устройства — L двухбайтовых шин, сое- Загрузка регистровой памяти 10 диненных с информационными входами может осуществляться также с вхокоммутатора 3. К и L — целые числа; дов 16 и 17 устройства или из блоков

К 1, L+ 1. Одно из K+L+1 информаци- 1 и 2 ° При этом запись константы с онных направлений выбирается с помо- входов 16 и 17 устроиства осуществлящью кода, поступающего на управляю- ется через коммутатор 3 и арифметищий вход коммутатора 3 информации 10 ко-логические блоки 6 и 7 за один в,а 18 устройства цикл работы устройства, а запись

Устройство работает следующим об- констант из блоков 1 и 2 осуществляется через регистр 4, коммутатор 3

Работа устройства начинается с и арифметико-логические блоки 6 и поступления на вход 20 устройства и 15 за два цикла: в первом цикле из редалее на второй вход элемента ИЛИ 32 гистровой памяти 10 на регистры 8 и сигнала начальной установки, по окон- 9 общего назначения выбирается адчании которого из узла 24 памяти мик- Рес блоков 1 и 2 и далее константа ропрограмм на регистр 29 микрокоманд иэ блоков 1 и 2 считывеется в регистр выбирается первая команда, Работа 2р 4; во втором цикле константа (однопредлагаемого устройства определяет- байтовая или двухбайтовая) с регистся в основном тремя режимами: эагруэ- ра 11 переписывается через коммутака регистровой памяти 10; запись тор 3 и арифметико-логические блоки (чтение) информации в (из) блоки 1,2, 6 и 7 в регистровую память. выполнение операции на арифметико- 25 Следует отметить, что операция загрузки констант (адресных и данных)

Режим загрузки регистровой памя- осуществляется редко, в основном в ти 10 начале работы устройства.

На фиг.4 изображен режим загрузки Режим записи (чтения) информации констант в регистровую память 10 не- 30 B(H3) 5JIQKH(QB) 1 ° 2 ° посредственно из "тела" микрокоманды, На фиг.5 изображен режим записи

Команда загрузки выбирается на ре- информации в блоки 1 и 2 (режим гистр 29 микрокоманд (фиг.2) по син- чтения осуществляется аналогично). 1 о

П хросигналу на выходе 15.2, и в конце команде, поступающей иэ блока 14 работы команды, или в начале следую- 35 микропрограммного управления, иэ щего цикла по синхросигналу на вы- Регистровой памяти 10 в регистры 8

1 ходе.13.3 байт информации (7-0 раз- и 9 общего назначения считывается ряды микрокоманды) заносится в ре- адрес первого операнда, эаписываегистр 11 констант. По следующей мик- мого в блоки 1 и/или 2. Далее инфоррокоманде байт информации из регистра 4р мация (один или два бай ) д ,ва байта) с выходов констант записывается сначала в ре коммутатора 3 записывается в первый гистр 8 общего назначения и далее и/или второй блоки 1 и/или 2, однопереписывается в регистровую память временно с записью в блоки 1 и/или

10, а следующая константа (байт) 2 в арифметико-логическом блоке 6 из микрокоманды записывается в ре- 45 осуществляется модификация адреса, гистр 11 констант. Наконец,. по тре- например +1 или -1, и перепись мотьей микрокоманде (третий цикл) сначала дифицированного адреса в регистровую первый байт из регистровой памяти память 10. В следующем цикле модифи10 и второй байт из регистра 11 кон- цированный адрес блоков 1 и/или 2 стант. заносятся соответственно в ре- 5р выбирается на регистры 8 и 9, инфоргистры 9 и 8 общего назначения, далее мация иэ коммутатора 3 записывается двухбайтовая константа из регистров в блоки 1 и/или 2 с одновременной

9 и 8 общего назначения записывается модификацией адреса и переписью его в регистровую память, а в регистр 11 в регистровую память 10 и т.д, констант принимается третий байт 55 Модификация адреса на +1 и -1 следующей двухбайтовой константы. позволяет записывать (считывать)

Таким образом, запись двухбайтовой. в блоки 1 и/или 2 массивы последоваконстанты в регистровую память 10 тельно организованной информации через регистр 11 констант (из самой или работать с блоками 1 и/или 2

5 14 в режиме стека ° Управление сигналами записи — чтения в блоках 1 и 2 (сигнал записи в блок 1 стробируется сигналом 14-го разряда, в блок 2—

15-ro разряда регистра 9 общего назначения) позволяет независимо обращаться к блокам 1 и 2: осушествлять побайтовую запись (чтение) в(из) каждый блок, либо одновременно обращаться к двум блокам 1 и 2 по записи (чтению) двухбайтового слова информации. Эту возможность можно эффективно использовать при вводе-выводе для упаковки (распаковки) входной (выходной) информации устройства (упаковка однобайтовых слов в двухбайтовые и распаковка двухбайтовых слов в орнобайтовые), Это обеспечивается также однобайтовыми и двухбайтовыми входами соответственно 16 и 17, а также однобайтовым и рвухбайтовым выходами соответственно 22 и 23 устройства.

Наличие регистра 12 флагов, на который поступают сигналы полубайтовых и байтовых переносов из арифмети.ко-логических блоков 6 и 7, позволяет эффективно организовывать счетчики записываемых (считываемых) в блоки 1 и 2 массивов (блоков) информации, Сигналы на выходах 12.1-12.4 переносов (флагов) поступают в блок

14 микропрограммного управления, а именно на информационный вход мультиплексора 28 (фиг.2), и далее управляют режимами работы счетчика 26 адреса блока 24 памяти микропрограмм, обеспечивая выполнение по соответствующим условиям команд условного перехода.

Как видно из фиг.5, запись (чтение) информации в блоки 1 и/или 2 осуществляется за один цикл работы устройства.

Режим выполнения операции в арифметико-логических блоках 6 и/или 7.

На фиг.б прерставлен режим выполнения операции над двумя операндами, поступающими на входы А и В блоков 6 и 7. Операнд А поступает из регистровой памяти 10 через регистры 8 и 9, а операнд. — с выхода коммутатора 3.

Результат операции с выходов арифметико-логических блоков записывается либо в регистровую память 10 по адресу операнда А в конце цикла, либо в регистр 4 с дальнейшей вырачей либо на выхор 23 устройства, ли51710 6 бо с записью в следующем цикле в блоки 1 и/или 2. Как следует из временной диаграммы на фиг.б, операция в арифметико-логических блоках

6 и 7 выполняется за один цикл.

Управление арифметико-логическими блоками 6 и 7 позволяет выполнять либо одну и ту же операцию одновременно над двумя байтами, либо операцию над двухбайтовыми операндами за один цикл.

При выполнении операции с данными, поступающими из регистровой памяти 10, можно осуществлять перестановку байтов на регистрах 8 и 9, что обеспечивается подключением выходов старшего байта (разряды 15-9) регистровой памяти к первому информационному входу регистра 11 констант. формула изобретения

Устройство обработки информации, 25 содержащее первый блок оперативной памяти, коммутатор информации, первый и второй регистры выходной информации, первый арифметико-логический блок, первый регистр общего назначеЗ0 ния, регистр констант, блок микропрограммного управления, генератор синхросигналов, при этом первый выход коммутатора информации соединен с первым информационным входом пер35 вого арифметико-логического блока, выход результата которого подключен к первому информационному входу первого регистра выходной информации, выход регистра констант соединен с первым информационным входом первого регистра общего назначения, выход которого подключен к первому адресному вхору первого блока оперативной памяти, о т л и ч а ю щ е е с я тем, что, с целью повьппения производительности, оно содержит регистровую память, второй блок оперативной памяти, второй арифметико-логический блок, второй регистр общего назначения, регистр флагов и блок элементов И, причем первый выход регистровой памяти соединен с первым инфорМационным входом второго регистра общего назначения и с вторым информационным входом первого регистра общего назначения, второй выход регистровой памяти подключен к первому информационному входу регистра констант и второму информационному вхору второго регистра об7 1451710 8 щего назначения, а информационный оперативной памяти, с входом записивход регистровой памяти соединен чтения второго блока оперативной па( с первым информационным входом пер- мяти, с синхровходом регистра флагов вого регистра выходной информации и и с входом записи-чтения регистровой с выходом результата второго арифме- памяти, первый выход блока микро5 тико-логического блока, первый и программного управления подключен к второй выходы переносов которого первому разряду второго входа блока подключены соответственно к первому элементов И, с второго по чети второму информационным входам ре- 10 вертый выходы блока микропрограмгистра флагов, третий и четвертый много управления соединены соответинформационные входы которого сое- ственно с вторым информационным динены соответственно с первым и входом регистра констант, с вторым вторым выходами переносов первого разрядом второго входа блока элеарифметико-логического блока, вто- 15 ментов И, с адресным входом регистрой информационный вход которого ровой памяти и управляющим входом подключен к выходу первого регистра первого регистра выходной информаобщего назначения и к первому ад- ции, пятый выход блока микропрограмресному входу второго блока оператив- много УпРавлениЯ поДключен к втоРомУ ной памяти, выход второго регистра 2О информационному входу регистра конобщего назначения соединен с йервым стант и к первым управляющим входам информационным входом второго ариф- первого и второго регистров общего метико-логического блока, с первым назначения, шестой выход блока миквходом блока элементов И, с вторыми ропрограммного управления соединен адресными входами первого и второго 25 с третьим разрядом второго входа блоков оперативной памяти и с управ-. блока элементов И и с первым разряляющим входом второго регистра вы- цом входа кода операции первого арифходной информации, первый информаци- метико-логического блока, седьмой выонный вход которого соединен с выхо- ход блока микропрограммного управледом первого блока оперативной памяти Зр ния подключен к второму и первому и с вторым информационным входом разрядам входов кода операции соотпервого регистра выходной информации, ветственно первого и второго арифмевторой информационный вход второго тико-логических блоков, восьмой вырегистра выходной информации подклю-,ход блока микропрограммного управле" чен к выходу второго блока оператив- ния соединен с четвертым разрядом ной памяти и к второму информационному второго входа блока элементов И, с входу первого регистра выходной ин- третьим разрядом входа кода операформации, выход которого является :. ции первого арифметико-логического первым выходом информации устрайст- блока и с вторым и третьим разрядами ва и соединен с первым информационным 40 входа кода операции второго арифмевходом коммутатора информации, пер- тико-логического блока, девятый вывый выход которого подключен к инфор- ход блока микропрограммного управлемационному входу первого блока Рнера- ния подключен к четвертым разрядам тивной памяти, а второй выход комму- входов кода операции первого и втотатора информации соединен с вторым 4> Рого арифметико-логических блоков и информационным входом второго ариф- к управляющему входу регистра конметико-логического блока и с информа- стант, десятый выход блока микроционным входом второго блока опера- - пРограммного управления соединен с тивной памяти, с первого по четвертый пятыми разрядами входов кода операвыходы регистра флагов подключены со- 5О ции первого и второго арифметико-лоответственно к входам логических ус- гических блоков, одиннадцатый выход ловий с первого по четвертый блока блока микропрограммного управления микропрограммного управления, с подключен к пятому разряду второго первого по седьмой выХоды блока эле- входа блока элементов И и к шестым ментов И соединены соответственно с 5 Разрядам входов кода операции персинхровходами второго регистра выход- вого и второго арифметико-логических ной информации, первого регистра вы- блоков, первый и второй выходы генеходной информации, регистра констант, ратора синхросигналов соединены сос входом записи-чтения первого блока ответственно с первым разрядом, тре14517 тьего входа блока элементов И и с первым синхровходом блока микропрограммного управления, третий выход генератора синхросигналов соеди5 нен с синхровходами первого и второго регистров общего назначения и вторым синхровходом блока микропрограммного управления, четвертый и пятый выходы генератора синхросигналов lO подключены соответственно к второму и третьему разрядам третьего входа блока элементов И, выход второго регистра выходной информации является вторым выходом информации устройства, 15

10 !О первая и вторая группы информационных входов коммутатора информации являются соответственно первым и вторым информационными входами устройства, управляющий вход коммутатора информации является входом управления загрузкой данных устройст-. ва, вход логического условия устройства подключен к пятому входу логических условий блока микропрограммного управления, вход прерывания н вход запуска которого подключены соответственно к одноименным ВКо дам устройства.

Фиг.3

E, + 1 ЙШРы-5РП

ВНИИПИ Заказ 7082/48 Тираж 667

Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4