Вычислительное устройство

Вычислительное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вьмислительной технике и может быть использовано в арифметических устройствах электронных вычислительных машин. Целью изобретения является сокращение аппаратурных затрат. Поставленная цель достигается тем. что вычислительное устройство, содержащее регистры 1,2 первого и второго операндов, входной коммутатор 3 второго операнда, коммутатор 4 второго операнда, коммутатор 5 первого операнда, сдеигатель 6, арифметикологический блок 7, схемы 8,27 сравнения с нулем, регистр 9 состояния, блок 10 регистров общего назначения, регистр 11 информации, блок 17 микропрограммного управления, коммутатор 23 данных, регистр 24 данных, коммутатор 25 информации, счетчик 26 циклов , дешифратор 28 разрядов множителя , схему 29 сравнения, содержит коммутатор 30 признаков, регистр 31 признаков и схему 32 сравнения с константой с соответствующими связями . 8 ил., 1 табл. ш (Л

СОЮЗ СОВЕТСКИХ

СО(4ИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) (51) 4 G 06 F 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМЪГ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

;21) 4270430/24-24

;22) 07.04.87 (46) 07.02.89. Бюл. II 5

,72) А.Е. Саркисян, В.Н. Гаэиян, P.Ê. Бзнуни и Г.С. Гаспарян (53) 681.325(088.8)

,56) Авторское свидетельство СССР

Ф 390390, кл. С 06 F 7/38, 1978.

Процессор F.C-2060. Техническое описание Т02. 1., 1977, с. 16, 130, рис. З,З8. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и можеr быть использовано в арифметических устройствах электронных вычислительных машин. Целью изобретения является сокращение аппаратурных затрат, Поставленная цель цостигается тем, что вычислительное устройство, содержащее регистры I 2 первого и второго операндов, вхоцной коммутатор 3 второго операнда, коммутатор 4 второго операнда, коммутатор 5 первого операнда, сдвигатель 6, арифметикологический блок 7, схемы 8,27 сравнения с нулем, регистр 9 состояния, блок 10 регистров общего назначения, регистр 11 информации, блок 17 микропрограммного управления, коммутатор

23 данных, регистр 24 данных, коммутатор 25 информации, счетчик 26 циклов, дешифратор 28 разрядов множителя, схему 29 сравнения, содержит коммутатор 30 признаков, регистр 31 приэнаков и схему 32 сравнения с константой с соответствующими связями. 8 ил., табл.

1456949

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах электронных вычислительных машин.

Целью изобретения является сокра5 щение аппаратурных затрат.

На фиг.1 представлена схема вычислит ель но га устройства; на фиг. 2— схема коммутатора информации; на фиг. 3 — схема дешифратора разрядов множителя; на фиг. 4 †. схемы коммута тора признаков и регистра признаков; на фиг, 5 — схема - сравнения с константой; на фиг. 6 — временная диаграмма работы устройства; на фиг.7 и 8 — алгоритмы операций умножения и деления соответственно.

Устройство (фиг.l} содержит регистры первого операнда и второго операнда 2, входной коммутатор 3 второго операнда, коммутатор 4 второго операнда, коммутатор 5 первого операнда, сдвигатель 6,. арифметика-логический блок 7, скему 8 сравнения с нулем, регистр 9 состояния, блок

10 регистров общего назначения,.регистр 11 информации, тактовый вход

12 устройства, вход 13 запуска устройства, информационную шину 14 уст- Зо ройства, шину 15 результата устройства, шину 16 первого операнда устройства, блок 17 микропрограммного управления, выход 18 младшего разряда и выходы 19 двух старших разрядов регистра 1 первого операнда, выход

20 старшего разряда регистра 2 второго операнда, выход 21 результата арифметика-логического блока 7, выхо.ды 22.1-22.36 блока 17 микропрограммного управления, коммутатор 23 дан- . ных, регистр 24 данных, коммутатор

25 информации, счетчик 26 циклов, схему 27 сравнения с нулем, дешифратор 28 разрядов множителя, схему 29 сравнения, коммутатор 30 признаков, регистр 31 признаков и схему 32 сравнения с константой.

Коммутатор 25 информации (фиг.2) содержит элемент И 33, дешифратор 34 и элементы И-ИЛИ 35-50, выходы которых являются выходом. коммутатора 25 информации, управляющие входы которо

ro соединены с входами разрядов дешифратора, выходы которого соединены с первыми входами соответствующих групп элементов И-ИЛИ 35-50, вторые входы которых соединены соответственно с входами разрядов первого и второго информационных входов коммутатора 25 информации и с выходом элемента И 33, первый и второй входы которого соединены соответственно с третьим информационным входом и с входом старшего разряда второго информационного входа коммутатора 25 информации.

Дешифратор 28 разрядов множителя (фиг.3) содержит триггер 51 и элемент И-ИЛИ 52, выход которого соединен с информационным входом триггера 51, вход разрешения приема которого соединен с соответствующим входом дешифратора 28 разрядов множителя, выход которого соединен с выходом триггера 51 и с первыми входами первой и второй групп элемента И-ИЛИ 52, вторые входы которых соединены соответственно с первым и вторым входами третьей группы элемента И-ИЛИ 52 и с входами разрядов дешифратора 28 разрядов множителя.

Коммутатор 30 признаков и регистр

31 признаков {фиг.4) содержат элемент ИСКЛЮЧА10ЦЕЕ И!И 53, четыре мультиплексора 54-57 и четыре триггера 58-61, пркчем выходы мультиплексоров 54-57 соединены с информационными входами соответствующих триггеров 58-61 регистра 31 признаков, входы установки в нуль которых объединены, а входы разрешения приема являются соответствующими входами регистра 3! признаков, выход нулевого разряда регистра l первого операнда подключен к нулевому входу мультиплексора 54, к первому входу которого подключен старший {пятнадцатый) разряд регистра 1 первого операнда, который подключен также к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 53 и к нулевому и второму входам мультиплексора 57, выход нулевого разряда регистра 24 данных подключен к второму входу мультиплексора 54, третий вход которого подключен к выходу переноса арифметика-логического блока 7, управляющие входы мультиплексоров 5457 соединены друг с другом и подключены к выходам 22.32 и 22.33 блока 17, нулевой вход мультиплексора 55 подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 53, первый вход которого соединен с первым входом мультиплексора 57 и подключен к. выходу четырнадцатого разряда регистра 1 первого операнда, первый вход мультиплексора з 14569

55 и третий вход мультиплексора 56 присоединены к входу константы "Логическая единица, а вторые входы мультиплексорон 55 и 56 присоециненык входу константы "Логический нуль", третьи входы мультиплексоров 55 и 57 подключены к выходам триггеров 59 и 61 соответственно, нулевые и пер- вые входы мультиплексора 56 подключены к выходу схемы 8 сравнения с нулем.

Схема 32 сравнения с константой (фиг.5) содержит элементы НЕ 62 и 63, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 64 и элемент

И-ИЛИ 65, выход которого является выходом схемы 32 сравнения с константой, первый вход которой соединен с первыми входами первой и второй групп элемента И-ИЛИ 65, вторые входы первой и второй групп которого соединены соответственно с выходами элемента НЕ 63 и элемента ИСКЛЮЧАЮЩЕЕ КПИ

64, первый и .второй входы которого соединены с выходом элемента HE 62 25 и с выходом третьего разряда регистра 31 признаков, выход второго разряда которого соединен с входом элемента НЕ 63, третий вход схемы 32 сравнения с константой соединен с ЗО входом элемента НЕ 62, Схема 32 сравнения с константой .выполняет анализ на превышение частного более и разрядов. Сдвигатель 6 и арифметико-логический блок 7 реа35 лиэованы, как в ЭВМ НАИРИ.

При описании микропрограмм (фиг.7 и 8) использонаны следующие микрооперации и обозначения: РИ- СЧЦ вЂ” содержимое регистра 11 информации эа- 4О писывается в счетчик 26 циклов;

ПР.Х вЂ” прием информации в регистр Х, где Х может быть регистром первого операнда, регистром второго операнда регистром информации регистром 45 данных, счетчиком циклов и т.д. (ПР.РА, ПР.PB, ПР.РИ, ПР.РД,ПР.СЧЦ);

ПР.POH,(N) — прием в регистр общего назначения N, где N0,1,2,3,...,7;

КОП(о) — коц операции в сдвигателе 6 или в арифметико-логическом блоке 7, вместо 3 мсжет быть СЛ (сложение), ВЧ (вычитание), СДП (сдвиг вправо логический), СЦПА,сдвиг вправо арифметический), СЦЛ (сдвиг влево), ПЕР (передача), ЛОГ О",обнуление), К (коммутатор), КРЦ(МР) — коммутатор

23 настроен на шину 15; КРД(СДП) коммутатор 23 настроен на сдвиг нпра49 4 во; KMA (СДЛ) — комм ута то р 25 нас трое н на сдвиг влево данных с шины 15;

КМА(СДП) — коммутатор 25 настроен на сдвиг вправо данных шины 15;

КМА(ПЕР.МР) — коммутатор 25 настроен на передачу данных с шины 15;

КМА(ПЕР) — коммутатор 25 настроен на передачу информации с регистра 24 данных; СДВ(РА) — сдвигатель настроен на регистр I первого операнда;

СДВ(МА) — сдвигатель настроен на шину 16.

Функциональное назначение выходов

22. 1-22. 36 блока микропрограммного управления, которые являются управtляющими входами соответствующих бло- ков устройства, приведено в таблице.

Устройство, фиг. 1) предназначено для выполнения как однотактных (сложение, вычитание), так и многотактных операций (умножение, деление, арифметические сдвиги на заранее . заданное количестно разрядов). Работа устройства начинается после поступления команды с шины 14 в блок

l7 микропрограммного управления, где по адресу выбирается первая микрокоманда микропрограммы.

Микропрограмма расшифровки команд начинается с выборки первого операнда, который помещается в регистр 11. Цалее осуществляется ныборка второго операнда, который помещается в регистр 2 второго операнда, РВ), одновременно осуществляется перепись из регистра 11 в регистр l первого операнда (PA) или в регистр 24 данных (РЦ) и выполняется операция, соответствующая управляющим сигналам, поступающим на вход арифметикологического блока (АЛБ) 7.

Результат операции записывается н одном из регистров блока 10 или в регистре 11.

Как видно из фиг.6, часть управляющих сигналов на выходе блока 17 формируется с помощью синхросигнала

СИ1, а часть — синхросигнала СИ2.

Умножение.

При выполнении операции умножения в счетчик 26 циклон (СЧЦ) загружается количество стандартных циклов умножения (фиг.7, микрокоманда Уl).

Первый операнд (множимое) из оперативной памяти через. шину 14 и коммутатор Э или с блока 1О через сдвигатель 6, регистр 11 и коммутатор 3

6949

5 145 (микрокоманда УЗ на фиг.7) принимается в регистр 2.

Второй операнд (множитель) принимается в регистр 24 через информационную шину 14, регистр 11, сдвигатель 6 и коммутатор 23 или с блока 10 через сдвигатель 6 и коммутатор 23.

Устройство выполняет операцию умножения, начиная с младших разрядов множителя со сдвигом частичного произведения и множителя на один разряд вправо во время. каждой интерации.

При выполнении умножения множитель преобразуется из дополнительного кода в модифицированный (1, О1), который реализуется с помощью дешифратора 28 (ТУМН) (фиг.3) в процессе выполнения умножения анализом младших разрядов множителя и текущего содержимого дешифратора 28, запоминающего тип предыдущего преобразования.

После того, как в регистр 1, хранящий сумму частичных произведений (СЧП), записывается нуль (микрокоманда У4), начинается стандартный цикл умножения. В каждом стандартном цикле умножения анализируются два младших разряда множителя (РДjOJ, РД (1) ) и текущее содержимое дешифратора 28. При этом различают следующие случаи.

РД (1) О РД (О! =О ТУМН=-(О) или

РД (1) =1 РД (О) =0 ТУМН=О.

Содержимое регистра 1 {СЧП) и регистра 24 (множитель) сдвигается вправо на один разряд, при этом содержимое младшего разряда регистра сдвигается в старший разряд регистра 24, в дешифратор 28 записывается нуль,микрокоманда Уб).

РД $1) =О РД (О) =I ТУМН=I или

РД (11 =1 РД (О =1 ТУМН=1 .

Этот случай выполняется аналогично предыдущему с той разницей, что при этом в дешифратор 28 записывается единица (микрокоманда Уб), РЦ 1!) =1 Pq (03=0 ТУМН=1 или

РД (}J =1 РД )0)=I ТУМН=О.

Из содержимого регистра 1 вычитается содержимое регистра 2 (множимое), затем полученный результат и множитель сдвигаются на один разряд вправо и записываются соответственно в регистре 1 и регистре 24. Освобож-. дающийся разряд слева регистра 24 заполняется младшим разрядом от суммы частичного произведения при сдвиге его вправо на один разряд (микрокоманда У7). При этом в дешифраторе 28 записывается единица.

РД (1) =О РД (О)=0 ТУМН=1 или

РД (I J О РД (О) -1 ТУМН-О.

К содержимому регистра 1 добавляется множимое, содержимое регистра 2. Полученный результат и множитель (регистр 24) сдвигаются на один

1О разряд вправо и записываются соответственно в регистре 1 и регистре 24, Освобождающийся разряд слева регистра 24 заполняется младшим разрядом от суммы частичного произведения при

1В сдвиге его вправо на один разряд (микрокоманда У5), при этом в дешифратор. 28 записывается нуль.

В конце каждой микрокоманды (У5, Уб, У7) содержимое счетчика 26 умень20 шается на единицу и осуществляется анализ содержимого на нуль. Выход из стандартного цикла умножения происходит по равенству нулю содержимого счетчика, после чего осуществляется

25 запись результата микрокомандами У8 (старшая часть) и У 9 (младшая часть).

Деление.

При выполнении операции деления

80 2п-разрядное делимое, записанное в дополнительном коде в п-разрядных регистрах 1 и 2, делится на п разрядный делитель, записанный в и-разрядном регистре 2, при этом получаются

35 и-разрядное частное и и-разрядный остаток, Делимое с шины 14 или с блока 10 принимается в регистры и 24, а делитель принимается в регистр 2, па40 раллельно с этим загружается количество циклов деления в счетчике 26.

Как видно из алгоритма (фиг.8), после выборки операндов (микрокоманда ДI) осуществляется анализ делите4r ля на нуль (микрокоманда LI2). Если делитель равен нулю, то происходит переход к микрокоманде ДЗ, устанавливаются признаки деления на нуль, и деление заканчивается. Если делитель не равен нулю, то определяется возможность размещения частного в и-разрядном регистре (микрокоманда

ДЗ) схемой 32 (фиг.5). Для этого делимое сдвигается влево на один раз ряд. Содержимое регистра 1 передается через сдвигатель 6 в коммутатор

25, где сдвигается на один разряд влево и записывается в регистр 1, а содержимое регистра 24 сдвигается

7 . 14 влево на один разряд через коммутатор 23 и либо суммируется с содержимым регистра 2 (если знак делителя равен I), либо вычитается иэ содержимого регистра 2 (если знак делителя равен О).

Результат операции с выхода блока

7 подается на вход коммутатора 25, сдвигается на один разряд влево и записывается в регистр 1, а выработанные признаки результата записываются в регистр 31 признаков. Во время левого сдвига содержимое старшего разряда регистра 24 сдвигается в младший разряд регистра

Если определяется, что частное не разместится в и разрядах регистра 24, то деление заканчивается (микрокоманда Д8). В противном случае организуется стандартный цикл деления, при котором анализируются знак делителя РВ (1 5J и перенос, возникший во время предыдущего цикла деления и записанный в младший разряд регистра 24 (РД (0)). При этом различаются следующие случаи.

PB jl5» РД (0) . Содержимое регистрон 1 и 2 суммируется, результат поступает на вход коммутатора 25 и. сдвинутый на один разряд влево записывается н регистр 1 (микрокоманда

Д5), Во время суммирования полученный перенос на выходе блока 7 определяет соответствующую цифру частно

ro, которая записывается н нулевой разряд регистра 24.

PB (15 1 Ф РД (О). Из содержимого регистра 1 вычитается содержимое регистра 2, результат записывается в регистр 1 (микрокоманда Д6), а полу" ченный перенос — в нулевой разряд регистра 24.

После этого в обоих случаях содержимое счетчика 26 уменьшается на единицу и анализируется на нуль. При равенстве содержимого счетчика 26 нулю осуществляется выход из итерационного цикла и производится корректировка остатка. После завершения деления частное находится в регистре 24, а остаток — в регистре 1.

Арифметические сдвиги.

При арифметическом сдвиге п-разрядного числа количество сдвигов записывается н счетчик 26, после чего сдвигаемое число записывается ei шины 14 или с блока 10 регистров в регистр 1. Анализируется содержимое

56949 8

5

30 счетчика 26. Если содержимое больше нуля, то выполняется левый сдвиг, если меньше нуля, — то правый арифметический сдвиг, Путь, по которому проходит информация, содержащаяся в регистре I, при арифметических сдви" гах следующий: сднигатель 6, коммутатор 25 и регистр 1. В зависимости от направления сдвига н коммутаторе

25 осуществляются сдвиг в нужном направлении информации на один разряд вправо или влево и выдача сдвинутой информации.

В каждом такте сдвига уменьшается содер1кимое счетчика 26 на единицу, после чего анализируется на нуль.

При равенстве содержимого счетчика 26 нулю операция сдвига заканчивается.

При арифметическом сдвиге 2п-разрядного числа старшие п разрядов числа помещаются в регистр 1, а младшие п разрядов — в регистр 24, количество разрядов сдвига загружается в счетчик 26.

Сдвиг 2п-разрядного числа осуще" ствляется аналогично описанному сдвигу и-разрядного числа с той разницей, что сдвиг младших и разрядов осуществляется с помощью коммутатора 23 и регистра 24 °

В конце операции результат оказывается в регистрах 1 и 24.

Формула изобретения

Вычисли тель но е ус тройс тв о, содержащее регистры первого и второго операндов, регистр сос тояния, счетчик циклов, блок регистров общего назначения, регистр информации, регистр данных, арифметико-логический блок, сдвигатель, входной коммутатор второго операнда, коммутаторы первого и второго операндов, блок микропрограммного управления, две схемы сравнения с нулем, схему сравнения, дешифратор разрядов множителя, коммутатор данных и коммутатор информации, причем выходы коммутаторов первого и второго операндов соединены с соответствующими информационными входами арифметико-логического блока, выход результата которого соединен с входом первой схемы сравнения с нулем, выход которой соединен с первым входом условия перехода блока микропрограммного управления, вход начального адреса и тактовый вход которого соединены соответственно с входом эапусг

9 145694 9 I0

15

20 ка и тактовым входом. устройства, информационная шина которого соединена с первым информационным входом входного коммутатора второго операнда и с выходом регистра информации, выходы регистра состояния и регистра первого операнда соединены соответствен но с первым и вторым информационными входами сдвигателя, выход входного коммутатора второго операнда соединен с информационным входом регистра второго операнда, выход которого соединен с информационным входом комму« татара второго операнда, выход регистра первого операнда соединен с информационным входом коммутатора первого операнда, выходы двух младших разрядов регистра данных соединены соответственно с входами разрядов дешифратора разрядов множителя, выход счетчика циклов соединен .с входом второй схемы сравнения с нулем, выход которой соединен с входом условия перехода блока микропрограммного уп- 26 равления, третий вход условия перехода которого соединен с выходом схемы сравнения, первый вход которой соединен с четвертым входам условия пере" хода блока микропрограммного управления и с выходом старшего разряда регистра второго операнда, выход коммутатора данных соединен с информационным входом регистра данных, выходы с первого по тридцатый блока микро35 программного управления соединены соответственно с входом разрешения приема регистра состояния, с входом разрешения приема, адресными входами с первого по четвертый и с входом разре-40 шения чтения блока регистров общего назначения, с входами разрешения приема и чтения регистра информации, с управляющим входом входного коммутатора второго операнда, с входом разрешения приема регистра первогооперанда,с входом разрешения приема регистра второго операнда, с управляющим вхо" ". дом коммутатора первого операнда, с управляющим входом коммутатоРа второ= го операнда, с первым и вторым входами управления функциями сдвигателя, с входами разрешения чтения сдвигателя и арифметика-логического блока, с входами с первого по пятый вида операции арифметика-логического блока, с управляющим входом коммутатора данных, с входом разрешения приема дешифратора разрядов множителя, с входом разрешения приема регистра данных, с первым и вторым управляющими входами коммутатора информации, с входом разрешения приема, суммирующим и вычитающим входами счетчика циклов, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно содержит коммутатор признаков, регистр признаков,и схему сравнения с константой, причем выходы блока регистров общего назначения, регистра информации и коммутатора информации объедииены и соединены с информационным входом регистра первого операнда, с третьим информационным входом сдвигателя, выход регистра информации соединен с вторым информационным входом входного коммутатора второго операнда, информационная шина устройства соединена с первым информационным входом регистра информации, выход сдвигателя и выход результата арифметика-логического блока объединены и соединены с информационными входами регистра состояния, блока регистров общего назначения и счетчика циклов, с вторым информационным входом регистра информации, с первыми информационными входами коммутатора данных и коммутатора информации, выход регистра данных соединен с вторыми информационными входами коммутатора данных и коммутатора информации, третий информационный вход которого соединен с выходом первой схемы сравнения с нулем, выходы дешифратора разрядов множителя и схемы сравнения с константой соединены соответственно с пятым и шестым входами условия перехода блока микропрограммного управления, седьмой вход условия перехода которого соединен с вторым входом схемы сравнения, с первым входом схемы сравнения с константой, с первым информационным входом коммутатора признаков и с выходом . младшего разряда регистра данных, выход первой схемы сравнения с нулем соединен с вторым информационным входом коммутатора признаков, выход которого соединен с информационным входом регистра признаков, выход которого соединен с восьмым входом условия перехода блока микропрограммного управления, выходы второго и третьего разрядов регистра признаков соединены с вторым входом схемы сравнения с константой, третий вход которой соОбозначеВыход

Сигнал ние сиг— нала

22.1

Управление приемом регистра 9 ПР. РСП состояния

22. 2

Управление приемом блока 10 регистров общего назначения

ПР. POH

22.3-22. 6 Управление адресом блока 10 регистров общего назначения

АДР. РОН

22. 7

МА: =РОН

Управление чтением блока 10 регистров общего назначения

22. 8

Управление приемом регистра .11 информации

ПР. РИ

22. 9

NA: =РИ

Управление чтением регистра 11 информации

22. I O

УПР. КВ

Управление входного коммутатора 3 второго операнда

Управление приемом регистра 1 первого операнда

ПР. PA

22. 11

22. 12

Управление приемом регистра 2 в то рого one ранда

ПР. PB

22.13

Управление коммутатора 5 первого операнда

УПР. KPA

Управление коммутатора 4 второго операнда

22.! 4

УПР ° KPB

22.15 и

22. 16

Управление функциями сдвигателя 6

УПР.СЦВ

22.17

Управление чтением сдвигате- МР:=АЛБ ля 6 или арифметико-логическо— го блока 7

22.1822.22

Управление кодов операций арифметико-логического блока 7

КОП

I I 1456 единен с выходом старшего разряда регистра второго операнда, выход переноса арифметико-логического блока соединен с третьим информационным вхо" дом коммутатора данных и с третьим информационным входом коммутатора признаков, четвертый, пятый и шестой информационные входы которого соеди« иены соответственно с выходами млад- 1О шего и двух старших разрядов регист949 12 ра первого операнда, выходы с тридцать первого по тридцать шестой блока микропрограммного управления соединены соответственно с входом начальной установки регистра признаков, с первым и вторым управляющими входами коммутатора признаков, с входами разрешения приема нулевого, первого, второго и третьего разрядов регистра признаков.

1456949 14

Продолжение таблицы

ПР. РД

22.25

УПР. КИА

22.28

22. 29

22.30

22. 31

НАЧ.УСТ

УПР. КПРИЗ

22,34

ПР.С

22.35

ПР.У

22.36

ПР.Z N

1 (22. 23

22. 24

22.26 и

22.27

22.32 и

22.33

Управление коммутатора 23

Управление приемом дешифратора 28 разрядов множителя

Управление приемом регистра 24 данных

Управление коммутатора 25

Управление приемом счетчика 26 циклов

Управление "+1" содержимого счетчика 26 циклов

Управление "-1" содержимого счетчика 26 циклов

Управление начальной установкой регистра 31 признаков

Управление коммутатора 30 признаков

Управление приемом нулевого разряда регистра 31 признаков

Управление приемом первого разряда регистра 31 признаков

Управление приемом второго и третьего разрядов регистра 31

llPHSHcLK0B

УПР.КРД

ПР.ТУИИ

ПР. СЧЦ

СЧЦ+ 1

1456949

1456949 ся/

РА

Фйк МУ/У)

«/Р.яя/яуиугzz00

//Р.с гг. е

МРЯИП

Р/г) РЯ Р)г), ° (Л Уянякение

У/

//, я ягР), УУУУУ, ЯР. Сч// уг

Р/2 -мМ-МР- РЯ

/г)" //Я, l00 ЯУР.

Я /lf Р.Р, IJ

//ниаюаУ 0 РУ Я

//неиатм 0 РА УУ/РЯ ЯЯР, =Л

ЯУЯИеЯ. сАУЯ!ЯЯ)

Р //Р. Р

УФ

0 «в

ЯУЯ/ЯУГ. 0") ЯЯЯ/ЯУР

ПР) ЯР.РЯ

00/

РЯ-РУ Pf

РА 1ЖРА

РАДАРУ Pf

РААА4РА

rf РЯ

РУ сУлРА

Г Г Т7

УЯЯ/сАЯ), ЯР РЯ. УРРА

ЯРА(САЯ). Счй /

ЯУйсЯ)ЯЯЯ7сА7)/

ЯР. РЯ, ЯРА/САЯ), ЯР,РА, СУД-/

ЯУЯ/УЧ). Я//Я/САЯ)

ЯРPI. ЯРРА ж(сАя), счи-/

«ЯЛ

Счи-0

УУ АЯ снщнии часа/а

-е

Рауяан/ввя у Р/2) ЯУя 02р. сАуя Ря

ЯР. РУЯ/2)

УУ

ЯЯЯУаан чила

РиУнааЯнм S Р® сАУЯ/ЯЯ) ЯЯРУЯ/ю) Янннн

00//(и) гг/ууг

//r. Аяу гг/7

ААРОН/у) ггу-гг у ада гг.и ипм гг.гу.гг.и

//r РА N//

ФРА ггю

/0/

ШРА/0), /

УУ 000 У/

1456949

Составитель А. Клюев

Редактор О. Юрковецкая Техред М.Ходанич Корректор В. Гирняк

Подписное

Производственно-полиграфическое предприятие, г. У кгород, ул. Проектная, 4

Заказ 7489/47 Тира к 667

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5