Цифровой линейный интерполятор

Цифровой линейный интерполятор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройст-. вах отображения графической информации , графопостроителях, устройствах числового программного управления оборудованием. Целью изобретения является уменьшение аппаратурных затрат и повышение надежности интерполятора . Интерполятор содержит ратор импульсов 1, вычитающий счетчик 2, блок памяти 3; регистр 4, блок управления 5, накапливающий сумматор 6, блок выходной логики.7. Введение в интерполятор блока памяти позволило исключить такие аппаратурно-емкие блоки как два полноразрядных регистра, два полноразрядных коммутатора, полноразрядные блоки вентилей и инверторов, а также повысить надежность интерполятора за счет уменьшения количества связей между его элементами и блоками. 1 з.п. ф-лы, 9 ил., 1 табл. s w JiA

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

gg 4 G 05 В 19/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4209281/24-24 (22) 10.03.87 (46) 28.02.89. Бюл. У 8 (71) Винницкий политехнический институт (72) А.M Петух, Д.Т. Ободник, А.Н. Романюк и Д.л. Дрейзис (53):621 ° 503.55(088.8) (56) Авторское свидетельство СССР

Ф 991375, кл. G 05 В 19/18, 1983.

Авторское свидетельство СССР

М 957171, кл. G 05 В 19/18, 1982. (54) ЦИФРОВОЙ ЛИНЕЙНЫЙ ИНТЕРПОПЯТОР (57) Изобретение относится к автоматике и вычислитЕльной технике и может быть использовано в устройствах отображения графической информации, графопостроителях, устройствах

ÄÄSUÄÄ 1462247 А1 числового программного управления оборудованием. Целью изобретения является уменьшение аппаратурных затрат и повь1шение надежности интерполятора. Интерполятор содержит гене ратор импульсов 1, вычитающий счетчик 2, блок памяти 3, регистр 4, блок управления 5, накапливающий сумматор 6, блок выходной логики 7.

Введение в интерполятор Рлока памяти позволило исключить такие аппаратурно-емкие блоки как два полноразрядных регистра, два полноразрядных коммутатора, полноразрядные блоки вентилей и инверторов, а также повысить надежность интерполятора за счет уменьшения количества связей между его элементами и блоками.

1 з.п. ф-лы, 9 ил., 1 табл.

1462247

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в устройствах отображения графической ин5 формации, графопостроителях, устройствах числового программного управления оборудованием.

Целью изобретения является уменьшение аппаратных затрат и повышение 10 надежности интерполятора.

На фиг. 1 изображена схема интерйолятора; на фиг. 2 — схема блока управления; на фиг. 3 — схема блока выходной логики; на фиг, 4 — времен- 15 ная диаграмма работы интерполятора; на фиг. 5 - пример воспроизведения

1 отрезка прямой; на фиг. 6 — пример реализации регистра;. на фиг. 7 — пример реализации вычитающего счетчика; 20 на фиг. 8 — пример реализации накапливающего сумматора; на фиг. 9 — пример реализации блока памяти.

Интерполятор содержит генератор 1 импульсов, вычитающий счетчик 2, блок 25

3 памяти, регистр 4, блок 5 управле.ния, накапливающий сумматор 6, блок

7 выходной логики, шестые 8, первый

9 входы интерполятора, второй вход 10 блока 5 управления, с второго 11 30 по пятый 14 входы, первый выход 15 интерполятора, третий 16 вход, шестой 17, третий 18, четвертый 19, пятый 20, второй 21 выходы и первый

22 вход блока 5 управления, с третье- 35 го 23 по седьмой 27 входы блока выходной логики 7, с второго 28 по пятый 31 выходы и седьмой 32 вход интерполятора.

Блок 5 управления содержит с первого 33 по четвертый 36 триггеры, третий 37, первый 38 (второй 39), четвертый 40 элементы И, элемент

И-НЕ 41 элемент HE 42.

Шестые 8 входы интерполятора служат для записи из внешней информационной шины в вычитающий счетчик

2 большего приращения (БП), в регистр 4 — знаков приращений (Зн.X) и (Зн Y) и знака разности приращений (Зн.й), в блок памяти 3 обратного кода меньшего приращения (МП)osp и модуля разности приращений координат 6 (n. fnXf - elf ) и в накапливающий сумматор 6 через блок 3 памяти — половины большего приращения БП/2. По пятому 14 входу интерполятора поступает сигнал С,, по которому первый 33 и второй 34 триггеры блока 5 управления устанавливаются в нулевое состояние, накапливающий сумматор 6 сбрасывается в нулевое состояние, а. в регистр 4 заносятся признаки — Зн.Х, — ЗнЛ, -Зн. . По седьмому 32 входу интерполятора поступает сигнал С, по которому большее приращение (БП) заносится в вычитающий счетчик 2, По первому входу интерполятора 9 поступает сигнал С, который, проходя через четвертый элемент И 40 блока

5 управления на стробирующий вход накапливающего сумматора 6, осуществляет. запись половины большего приращения БП/2 в накапливающий сумматор

6. По третьему 12 входу интерполятора поступает сигнал С4, который приводит к установке в единичное состояние второго триггера 34 блока

5 управления, записи разности прирашений координат h. в нулевую ячейку блока 3 памяти и затем к установке в единичное состояние первого трйггера 33 блока 5 управления. По четвертому 13 входу интерполятора посту» пает сигнал С, который, переходя

I через второй элемент И 39, поступает на управляющий вход блока 3 памяти и приводит к записи обратного кода меньшего прирашения (МП) в первую ячейку блока памяти. Кроме этого, по сигналу С третий триггер 35 блока 5 управления устанавливается в единичное состояние. По второму 11 входу интерполятора поступает сигнал начального сброса, который, проходя через первый элемент И 38 блока

5 управления, приводит к установке в нулевое состояние третьего 35 и четвертого 36 триггеров бпока 5управления., На первом выходе блока 5 управления, являющемся первым выходом интерполятора, третьим триггером 35 блока 5 управления формируется единичный сигнал готовности интерполятора по окончании приема очередного задания, снимающийся по окончании отработки отрезка прямой. На первом. — четвертом выходах блока 7 выходной логики, являющимися соответственно вторым..— пятым выходами интерполятора, формируются соответственно выходные сигналы единичных приращений координат

+Iх, - Ix, — Iу. С выходов регистра

4 на третий 23, четвертый 24; пятый

26 и седьмой 27 входы блока 7 выходной логики поступают прямые и инверз .14 сныезначения знаковприращений Зн.Х, Зн.Х, Зн Л, Зн.У, а также значение знака разности приращений Зн.д.

На второй вход блока 7 выходной логики поступает сигнал с выхода переноса накапливающего сумматора

6. На первый вход блока 7 выходной логики поступает сигнал с второго

21 выхода блока 5 ..управления, стробирующий выходные единичные прира» щения, который поступает также на счетный вход вычитающего счетчика

2, приводя к уменьшению содержимого последнего на единицу» Сигнал нулевого состояния вычитающего счетчика

2 поступает с его выхода на йервый вход 22 блока 5 управления. С выхода генератора 1 импульсов на второй вход

10 блока 5 управления поступает опорная импульсная последовательность

fg. С пятого выхода 20 блока 5 управления на адресный вход блока 3 памяти поступает адресный сигнал, определяющий номер ячейки памяти, к которой осуществляется обращение. С четвертого выхода 19 блока 5 управления на управляюшйй вход блока 3 памяти поступает сигнал записи данных в блок 3 памяти. С третьего вьг хода 18 блока 5 управления на вход переноса накапливающего сумматора 6 поступает сигнал переноса в младший разряд накапливающего сумматора 6. С шестого выхода 17 блока 5 управления на стробирующнй вход накапливающего сумматора 6 по- . ступает сигнал, под воздействием которого накапливающий сумматор 6 принимает новое значение, равное сумме кода, представляющего предыдущее его состояние, кода, поступающего на его информационные входы и значения сигнала переноса. Кроме этого, сигнал переноса накапливающего сумматора 6 поступает на третий вход 16 блока 5 управления,и.фиксируется вторым триггером 34 блока 5 управления

Интерпопятор работает следующим образом.

В исходном состоянии, устанавливаемом по сигналу начального сброса, поступающему на второй вход 11 интерполятора, третий 35 и четвертый

36 триггеры интерполятора находятся в нулевом состоянии, вследствие чего на первом выходе 15 интерполятора будет нулевой уровейь, сигнали62247 зирующий о том, что интерполятор готов принимать задание на отрезок прямой.

Задание на отрезок прямой принимается по входной информационной шине с шестых входов интерполятора

8 под воздействием синхроимпульсов

С, -С . Под воздействием сигнала С„, поступающего на пятый вход 14 интерполятора, в регистр 4 заносятся признаки Зн.Х, Зн Л, Зн. b,, первый 33 и второй 34 триггеры блока 5 управления и накапливающий сумматор 6 сбрасываются в нулевое состояние.

Под воздействием сигнала С, поступающего на седьмой вход 32 интерполя тора, большее прирашение БП заносится в вычитающий счетчик 2. Под воздейст

2р вием сигнала С1, поступающего на первый вход 9 интерполятора и проходящего через четвертый элемент И 40 блока 5 управления, в накапливающий сумматор 6 заносится половина боль25 шего приращения БП/2, так как предыдущее состояние накапливающего сумматора 6 равнонулю, а на его информационные входы поступает БП/2, которое проходит с шестых входов 8 интерпо- лятора через блок 3 памяти. Под воздействием сигнала С4, поступающего на третий вход 12 интерполятора, по нулевому значению этого сигнала второй триггер 34 блока 5 управления устанавливается в единичное состояние. По положительному перепаду сигнала С 4 осуществляется запись разности приращений 6 в нулевую ячейку блока 3 памяти и установка в единич4р ное состояние первого триггера 33 блока 5 управления, что приводит к изменению адреса ячейки блока 3 памяти с нулевого на единичный. Под воздействием сигнала С, поступающего на четвертый вход 13 интерполятора, в первую ячейку блока 3 памяти заноч сится обратный код меньшего приращения (MII), а третий триггер 35 блока 5 управления устанавливается

5p B едини ное состояние. При этом на

D-входе четвертого триггера 36 блока

5 управления появится едининый уровень и по первому же после этого положительному перепаду опорной импульсной последовательности f „ поступающей с генератора 1 импульсов на второй вход 10 блока 5 управления, четвертый триггер 36 блока 5 управления устанавливается в единичное со146 224?

Продолжение таблицы

7 8

1 О 1.

О О 0

1 О 0

О О О

1 О О

О О 1

1 0 О

0 О 1

1 О 1

О О

1 1

1 О

1 1

О 1

1 О

1 О

1 О

О О

1 1

О 0

0 О

О 1

О 1

О

1 О

1 1

О

1

1

1

Зн.х 3

„0101

1110.

00 1.1

0001 °

1111

1000

НС("(, МП

НС1"(, Ы.

НС(4(1ЧГ(ЙСИ, «Д.

BC=10

8 .Р

1 0

О О

1 0

О 1

О О Р

0 1.

О О 1 О

0 1 1 0

1 О 1 0

1 1 О О

О 0 1 0

О 1 1 О

1 0 1 О (} О

О 0

0 О

О О

0 1

О 1

О 1

BC=8

BC = 7

0111

1110

ВС=6 стояние. На этом прием задания на отрезок прямой закончен, начинается цикл интерполяции. По окончании действия активного значения сигнала Сз, что соответствует моменту установки в единичное состояние третьего триггера 35 блока 5 управления, сигнал, готовности на первом выходе 15 ин; терполятора примет единичноезначение, 10 что будет сигнализировать о том, : что цикл интерполяции начат, но не

: закончен, и интерполятор не готов принимать задание на очередной отре: зок прямой. 15

В цикле интерполяции с каждым

; :тактом, определяемым периодом опор ной импульсной последовательности

f, в накапливающем сумматоре 6 определяется очередное значение оценочной функции ОФ по.формулам:

ОФ +, ОФ(+ упри ОФ1 03, ОФ;„ОФ. +(MI) +1 при ОФ > О.

: Ввиду того, что при вычислении оце- 25 .ночной функции слагаемые всегда имеют противоположные знаки, переполнение Р„ накапливающего сумматора б представляют собой обратное значение знака оценочной функцию. Это переполнение фиксируется вторым триггером 34 блока 5 управления, состояние которого определяет значение входа переноса накапливающего сумматора 6 и адресного входа блока 3 памяти, что обеспечивает вычисление

35 ,оценочной функции по указанным выражениям. Кроме того, в цикле интерполяции с каждым тактом содержимое вычитающего счетчика 2 уменьшается на единицу, а блок вых одной логики 7 формирует очередные единичные прира щения +1х, -1х, +1у, -1у в зависимо- сти от знаков приращений координат, знака разности координат и перепол45 нения накапливающего сумматора 6.

Эта зависимость приведена в таблице.

При достижении вычитающим счетчиком 2 нулевого состояния на его выходе формируется нулевой сигнал, который, проходя через первый элемент И

38 блока 5 управления, сбрасывает третий 35 и четвертый 36 триггеры блока 5 управления в нулевое состояние, что свидетельствует об окончании цикла интерполяции и выставлении нулевого значения сигнала на первом выходе 15 интерполятора, подтверждающего готовность интерполятора к приему очередного задания на воспроизведение отрезка прямой. Работа интерполятора поясняется граф-схемой алго,ритма, приведенной на фиг. 4 и временной диаграммой, приведенной на фиг. 5. Здесь Т,, Т, -Т, Т вЂ, соответственно значения первого 33, второго 34, третьего 35, четвертого 36 триггеров блока 5 управления; f значение сигнала на втором выходе

21 блока 5 управления, определяющего тактовую последовательность в цикле интерполяции; P« — значение .сигнала нулевого состояния вычитающего счетчика 2, формируемого на его выходе.

Пример воспроизведения отрезка прямой приведен на фиг. 7.для случая: Х = БП = 10 QY = МП = 2;

5 = ЬХ - h.7 = 10 —. «2 = 8 . В процессе интерполяции последовательность состояний накапливающего сумматора б и вычитающего счетчика 2 имеет вид".

1462247

0101 HCM11 1.0 MII

ВС

MII

ВС 3

MII

Р = 1+

1110

0001 1110

Р 0

Р 1

1110

ВС 2,0

ВС 1

MII

Введение в интерполятор блока памяти позволило свести процесс интерполяции к определению оценочной, функ- 55 ции в накапливающем сумматоре на основе определенных вне интерполятора и предварительно размещенных в накапливающем сумматоре и блоке памяти

P -1 0101 HCM ВС=*О

Здесь HCM; — состояние накапливающего сумматора 6 в i-м такте, ВСсостояние вычитающего счетчика 2.

Блок 7 выходной логики, реализующий систему функций, заданную указанной таблицей истинности, в одном из примеров может быть реализован, как показано на фиг. 3. В этом случае он содержит элементы НЕ 43 и 50, элементы И-НЕ 44-49.

Регистр 4 (фиг. 6) .выполнен на основе. регистра с прямыми и инверсными входами 51.

Пример реализаций вычитающего счетчика 2 приведен на фиг ° 7 ° Он содержит элемент И 52 и реверсивные

30 счетчики 53.

Пример реализации накапливающего сумматора 6 приведен на фиг. 8. Он содержит сумматоры 54 и регистр 55.

Пример реализации блока памяти

3 приведен на фиг. 9. Он содержит элемент И 56 и элементы 57 памяти.

На один из входов элемента И 56 с одного из шестых входов 8 ицтерполятора одновременно со значением БП/2 поступает сигнал записи его в блок 3 памяти. Блок памяти при наличии сиг.нала записи на входах С 2 элементов памяти пропускает информацию с шестых входов 8 интерполятора на свои 45 выходы, а в отсутствие сигнала записи (режим чтения) информация на выходах блока 3 памяти определяется значением сигнала на его адресном входе и содержимым нулевой или пер- 50 вой ячейки памяти. большего приращения, меньшего приращения и разности приращений координат, что позволило исключить такие аппаратно-емкие блока, как два полно разрядных регистра, два полноразрядных коммутатора, полноразрядные блок . вентилей и инверторов.

Значительное упрощение интерпо- . лятора позволяет существенно улучшить такие технико-экономические характеристики, как габаритные размеры, потребляемая мощность, трудоемкость в изготовлении, cTOHMocTb, вес, не снижая быстродействия и точности, упростить стыковку интерполятора с другими устройствами средств отображения и регистрации графической информации.

Повышение надежности интерполятора обеспечивается за счет уменьшения количества связей между его элементами и блоками.

Формула из о бр ет ения

1. Цифровой линейный интерполятор, содержащий ген ератор импульсов, вычи-. тающий счетчик, накапливающий сумматор, регистр, блок выходной логики и блок управления, первый вход которого соединен с выходом вычитающего счетчика, второй вход — с выходом генератора импульсов, первый выход блока управления является первым .выходом интерполятора, второй выход блока управления соединен со счетным входом вычитающего счетчика и первым входом блока выходной логики, третий выход блока управления

Э соединен с входом переноса накапливающего сумматора, выход которого подключен к третьему входу блока управления, отличающийся тем, что, с целью уменьшения аппаратных затрат и повышения надежности интерполятора, в него введен блок памяти, управляющий и адресный входы которого подключены соответственно к четвертому и пятому выходам блока управления, а выходы — к информационным входам накапливающего сумматора, выход которого подключен к второму входу выходного блока логики, а стробирующий вход соединен с шестым выходом блока управления, у которого входы с четвертого по седьмой являются соответственно с первого по четвертый входами интерполятора, при

9 146 этом восьмой вход блока управления соединен со сбросовым входом накапливающего сумматора и управляющим входом регистра и является пятым входом интерполятора с первого по пятый выходы регистра соединены со:ответственно с третьего по седьмой .входами блока выходной. логики, у которого выходы с первого пб четвертый являются с второго по пятый выходами интерполятора, информационные входы вычитающего счетчика, блока памяти и регистра подключены к шестым входам интерполятора, а управляющий вход вычитающего счетчика является седьмым входом интерполятора.

2. Интерполятор по п. 1, о т л ич а ю шийся тем, что блок управления содержит четыре триггера, четыре элемента И, элемент И-НЕ и элемент НЕ, при этом R-входы первого и второго триггеров объединены и являются восьмым входом блока управления, первый и вт ор ой входы пер вог о элемента И являются соответственно первым и пятым входами блока управ, ления, выход первого элемента И подключен к R-входам третьего и четвер-. того триггеров, С-вход первого триг-= гера соединен с S-входом второго триггера, первым входом второго элемента И и является шестым входом бло224 7

10 ка управления, выход первого триггера подключен к первому входу третьего элемента И, второй вход которого соединен с выходом второго триггера и является третьим выходом блока управления, второй вхоц второго элемента И соединен с С-входом третьего триггера и является седьмым входом блока управлений, выход третьего триггера подключен к D-входу четвертого триггера и является первым выходом блока управления, выход элемента

И-НЕ соединен с С-входом второго триггера, первым входом четвертого элемента И и является вторым выходом блока управления, первый вход элемента И-.НЕ подключен к выходу четвертого триггера, а второй вход— к выходу элемента НЕ, вход которого соединен с С-входом четвертого триггера и является вторым входом блока управления, D-входы второго и третьего триггеров соединены с источ2g ником сигнала логической единицы, при этом D-вход второго триггера является третьим, а второй вход четвертого элемента И -» четвертым входами блока управления, а выходы вто б рого, третьего и четвертого элементов И .являются соответственно четвертым, пятым и шестым выходами бло-. ка управления.

146224 7

146224 7

1462247

1462247 ф

Ч

89

4hъ з ф

Составитель А. Аникин

Техред М.Ходанич Корректор Э. Лончакова

Редактор О. Спесивых

alma

Заказ 672/44 Тираж 788 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,101