Устройство для обработки данных при формировании диаграммы направленности антенной решетки

Устройство для обработки данных при формировании диаграммы направленности антенной решетки

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может использоваться для обнаружения и определения направления на источник излучения сигналов. Целью изобретения является расширение функциональных возможностей за счет получения сигналов по лучам диаграммы направленности антенной решетки, на вводах приемников которой формируются сигналы звукового давления и градиента давления по трем ортогональным координатам. Устройство содержит блок 1 приема, аналого-цифровой преобразователь 2, коммутатор 3, блок 4 буферной памяти , умножитель 5, накашшвакнций сумматор 6, блок 7 оперативной памяти, накапливающий сумматор 8, коммутатор 9, блок 10 памяти коэффициентов, коммутатор 11, блок 12 памяти входов задержек, сумматор 13, блок 14 ин- , вертирования, счетчик 15 текущей выборки , блок 16 управления. 3 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„SU„„1462351 g 4 С 06 F 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHSIM

ПРИ ГКНТ СССР (21) 4301385/24-24 .(22) 28.08.87 (46) 28.02.89. Бня. Ф 8 (71) Специальное конструкторско-технологическое бюро с опытным производством при Белорусском государственном университете им. В.И.Ленина (72) А.Н.Карташевич, В.М,Приходько и А.А.Фомин ! (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1144118, кл. G 06 F 15/20, 1983.

Авторское свидетельство СССР

У 1150630, кл. G 06 F 15/20, 1983.

Авторское свидетельство СССР

У 1229775, кл. G 06 F 15/332, 1984. (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ

ПРИ ФОРМИРОВАНИИ ДИАГРАММЫ НАПРАВЛЕННОСТИ АНТЕННОЙ РЕШЕТКИ (57) Изобретение относится к вычислительной технике и может использоваться для обнаружения и определения направления на источник излучения сигналов. Целью изобретения является расширение функциональных возможностей за счет получения сигналов по лучам диаграммы направленности антенной решетки, на вводах приемников которой формируются сигналы звукового давления и градиента давления по трем ортогональным координатам.

Устройство содержит блок 1 приема, аналого-цифровой преобразователь 2, коммутатор 3, блок 4 буферной памяти, умножитель 5, накапливающий сумматор 6, блок 7 оперативной памяти, накапливающий сумматор 8, коммутатор

9, блок 10 памяти коэффициентов, коммутатор 11, блок 12 памяти входов задержек, сумматор 13, блок 14 инвертирования, счетчик 15 текущей вы- борки, блок 16 управления. 3 ил.

1462351

Изобретение относится к вычислительной технике и может быть использовано для решения задач обнаружения и определения направления на источ ник излучения сигналов.

Цель изобретения — расширение функциональных возможностей устройства путем получения сигналов по лучам диаграммы направленности антенной решетки, на выходах приемников которой формируются сигналы звуково, го давления и градиента давления по

:: трем ортогональным координатам.

На фиг. 1 представлена схема устройства; на фиг. 2 - схема блока уп; равления; на фиг. 3 — временные ди,аграммы работы.

Устройство содержит блок 1 приема, аналого-цифровой преобразователь 20 (АЦП) 2, коммутатор 3, блок 4 буферной памяти, умножитель 5, накапливающий сумматор 6, блок 7 оперативной памяти, накапливающий сумматор

8, коммутатор 9, блок 10 памяти коэф-25 фициентов, коммутатор 11, блок 12 памяти кодов задержек, сумматор 13, блок 14 инвертирования, счетчик 15 текущей выборки, блок 16 управления, генератор 17 тактовых импульсов, счетчик 18, коммутатор 19, счетчик

20 канала, коммутатор 21, счетчик

22 коэффициентов, триггеры 23 и 24, дешифратор 25, элемент И 26, формирователь 27 прямоугольных импульсов, триггеры 28 и 29, счетчик 30 шага, группу 31 элементов ИЛИ, счетчик 32 направления, коммутатор 33, формирователь 34 прямоугольных импульсов, группу 35 элементов ИЛИ, входы и вы- 40 ходы 36-41.

Устройство работает следующим образом.

Сигналы с выходов приемников ан- 45 тенной решетки (Р; — величина звукового давления на приемнике, V,, V

V> - три ортогональные компонентй градиента давления приемника, i

1...М) поступают на входы АЦП 2, где дискретизируются и преобразуются в цифровую форму. Формирование сигналов по лучам диаграммы направленности антенной решетки с фазовекторными элементами выполняется эа три этапа.

Первый этап выполняется при поступлении импульса текущей выборки с выхода АЦП 2 на вход блока 16 управVx. = Ч„;sin EP

V>, = Ч„;sin 4

Ч; = V выл ч + м

В (М1= Q V»;

Р . (n) = h(j)

J=o

+ Ч,;сов41 — Ч, сов М;

V2cosМ >

1 в V„;

"Р (n j), где Ч„,;, V .,V, — выборки сигналов градиен21 та давления по осям Х, Y

Z с приемника, i = 1...М, Y . .— выборка сигнала давления

1 приемника

К вЂ” длина импульсной характеристики дифференциатора; горизонтальный уголу

- вертикальный угол;

h(j) — коэффициенты импульсной характеристики дифференциатора;

В(Ч) — кардиоидная характеристика направленности.

Первоначально формируется характеристика направленности отдельных фаэовекторных приемников путем поворота трехортогональных компонент градиента давления на углы ср и задаваемых по входу устройства. Данная операция выполняется за девять тактов.

Во время первого такта из блока

4.считывается компонента Ч,, которая записывается в регистр множимого умножителя 5. Одновременно из блока

10 памяти коэффициентов считываются значения функции вхп4, которые поступают через коммутатор 11 на вход умножителя 5. Результат умножения с выхода умножителя 5 заносится в предварительно обкуленный накапливающий сумматор 6. ления и на вход счетчика 15, который переводится при этом в следующее состояние. Цифровые выборки сигналов с выхода АЦП последовательно поступают на информационный вход коммутатора 3 и с его выхода записываются в блок 4. После занесения четырех выборок с последнего фазовекторного приемника антенной решетки устройство переходит на выполнение второго этапа обработки.

Во время второго этапа осуществляется преобразование сигналов согласно выражениям

1462351

Во время второго такта из блоков

4 и 10 считываются соответственно компонента Чу, и значение функции соз аналогично первому такту и результат умножения с выхода умножителя 5 суммируется с результатом умножения первого такта в накапливающем сумматоре 6.

Во время третьего такта преобра- 10 зованная компонента Ч „ передается 1 через коммутатор 3 и записывается в ячейку блока 4, где ранее находился код компоненты V

Во время четвертого такта из бло- 15 ка 10 памяти коэффициентов считывается значение функции sing которое через коммутатор 11 поступает на вход умножителя 5, где записывается в регистр множителя, В регистре мно- 20 димого умножителя 5 в это время находится код компоненты Ч,, записанный во время второго такта, результат умножения вновь заносится в предварительно обнуленный накапливающий сумматор 6.

Во время пятого такта осуществляется умножение Ч „, на cosp и результат умножения вычитается из кода, находящегося в сумматоре 6, 30

Во время шестого такта преобразованная компонента Ч, записывается в ячейку блока 4, в которой ранее находился код компоненты U„, .

Во время седьмого ч восьмого тактов вычисляется Ч, которое выпол. няется аналогично первым двум тактам, отличие заключается лишь в том, что из блока 10 памяти коэффициентов поступают значения sing, cos V, а из 40 блока 4 считываются коды компонент

Х1 > Е1

Во время девятого такта код преобразованной компоненты Ч, заносит.ся в первую ячейку блока 7 оператив- 45 ной памяти. На первый адресный вход блока 7 оперативной памяти при этом поступает код номера канала, а на второй адресный вход — код текущей выборки, поступающий с выхода сумма- 5О тора 13, на второй вход которого поступает нулевая информация с выхода блока 12 памяти кодов задержек и с выходов блока 14.

Во время следующих двух тактов определяется величина В,. Во время десятого такта из блока 4 считывается преобразованная компонента V „,, которая заносится в регистр множимого умножителя 5. Во время одиннадцатого такта из блока 4 считывается преобразованная компонента Чу,, которая через коммутатор !1 записывается в регистр множителя, результат умножения записывается в предварительно обнуленный на первом этапе

-обработки накапливающий сумматор 6.

Во время двенадцатого такта код с выхода накапливающего сумматора 6 записывается во вторую ячейку блока

7 оперативной памяти, с выхода которого поступает на вход накапливающего сумматора 8, где суммируется с предыдущим результатом.

Начиная с тринадцатого такта, в устройстве выполняется К тактов (К— длина импульсной характеристики дифференциатора), во время которых осуществляется коррекция амплитудночастотной характеристики и сдвиг фазы на 90 сигналов звукового давления Р,. Такты работы дифференциатора выполняются следующим образом. С выхода 41 блока 16 управления на вход блока 10 памяти коэффициентов поступает уровень "1", который выбирает область в памяти коэффициентов, в которой находятся коэффициенты импульсной характеристики дифференциатора, тот же уровень "1" поступает на управляющий вход коммутатора 9, подключая выход 40 блока 16 управле ния через данный коммутатор к входу блока 10 памяти коэффициентов. С выхода 39 блока 16 поступают код адреса канала и коды адресов для считывания К выборок сигнала звукового давления P первого приемника. С выхода блока 4 выборки P записываются в регистр множимого умножителя 5. Одновременно на вход регистра множителя через коммутатор 11 поступают значения коэффициентов импульсной характеристики дифференциатора, В конце каждого такта результат умножения заносится в накапливающий сумматор

6, который перед первым тактом дифференцирования обнуляется. После выполнения К тактов дифференцирования преобразованная выборка сигнала Р заносится во вторую ячейку первого какала блока 7 оперативной памяти.

На адресный вход данного блока с выхода сумматора 13 поступает код, равный сумме кода счетчика 15 и кода К/2-1. Запись со сдвигом выборки сигнала звукового давления Р произ1462351 водится для компенсации задержки сигналов при дифференцировании. Для формирования кода К/2 — 1 на вход блока 14 с выхода блока 16 поступает уровень "1", нулевая информация, поступающая с выхода блока 12, преобразуется на выходе блока 14 в код, состоящий из логических ециниц. После занесения выборки P на адресный I0 вход блока 4 с выхода 39 блока управления поступает код адреса следующеro канала и начинаются такты преобразования четырех выборок V V, Ч, Р следующего канала, которые выполняются аналогично описанному. После окончания преобразования выборок последнего канала устройство переходит к третьему этапу обработки выборок сигналов антенной решетки. 20

Во время выполнения третьего этаI па обработки осуществляется формирование выборок сигналов по лучам диаграммы направленности. Этап выполняется следующим образом. С выхода 36 25, блока управления на блоки 12 и 7 поступают код адреса канала.и код но-. мера направления. В блоке 12 находятся коды относительных задержек каналов для различных направлений 30

I прихода сигналов. На выходе сумматора 13 формируется код, равный cyMMe . кода на выходе счетчика 15 и выходного кода на выходе блока 12. По данному коду из блока 7 оперативной памяти считывается одна выборка из массива выборок сигналов данного канала. Код с выхода данного блока поступает на вход накапливающего сумматора 8, который перед формирова- 40 кием сигнала по каждому направлению обнуляется. После считывания выборок сигнала звукового давления P производится считывание преобразованной компоненты колебательной скорости

Ч для каждого канала. После считывания двух выборок сйгналов последнего канала на выходе устройства формируется суммарный сигнал P +

+ Ч по данному направлению и устройство переходит к формированию сигнала по следующему лучу диаграммы направленности. После формирования сигнала по последнему лучу диаграммы направленности устройство переходит в режим ожидания до прихода следуюt щего импульса выборки, Блок 16 управления формирует управляющие сигналы для трех этапов обработки следующим образом. Импульс выборки, поступающий на вход блока

16, устанавливает триггеры 23 и 24 в единичное состояние. Уровень "1" с выхода триггера 23 разрешает работу генератора 17, который вырабатывает при этом серию тактовых импульсов, поступающих ка вход счетчика 18, на его выходе последовательно появляются коды, по которым осуществляется запись четырех компонент сигналов каждого фазовекторного приемника.

Код адреса с выхода счетчика 18 через группу 35 элементов ИЛИ поступает на выход 39 блока управления.

Сигнал с выхода второго разряда счетчика 18 поступает через коммутатор

19 на вход счетчика 20 каналов и задним фронтом устанавливает его в следующее состояние. На выход 39 блока 16 поступает код адреса следующего канала и происходит запись очередных четырех компомнт в блок

4. После записи выборок последнего канала сигнал с выхода старшего разряда счетчика 20 задним фронтом устанавливает триггер 24 в состояние

"0", что приводит к установке в единичное состоякие триггера 28. Одновременно сигнал с выхода старшего разряда счетчика канала 20 через коммутатор 21 задним фронтом устанавливает в следующее состояние счетчик 22, код с выхода которого поступает также ка выход 39 блока 16 °

Формирование управляющих сигналов для второго этапа обработки выполняется следующим образом. Уровень "1" с выхода триггера 28 поступает на .установочный вход счетчика ЗО и переводит его в счетный режим.

Формирование управляющих сигналов для преобразования компонент одного канала поясняется временными диаграммами, приведенными на фиг, 3.

Один из участков временных диаграмм соответствует операции поворота выборок трех компонент градиента давления V» V» V» а другой — дифференцированию выборок сигнала звукового давлекия P. Выходной код счетчика 30 поступает на вход дешифра.тора 25, на выходе которого появляются уровни "1", разрешающие формирование управляющих сигналов для . выполнекия данного такта второго .этапа. На первом выходе дешифратора 25 формируется код адреса для

1462351

45

55 считывания и записи информации четырех выборок каждого канала из блока

4, который поступает через группу

35 элементов ИЛИ на выход 39 блока

16, Сигнал с второго выхода дешифратора, который также поступает на выход 39, управляет режимом записисчитывания информации блока 4. Код с третьего выхода дешифратора 25 разрешает формирование тактовых импульсов для записи информации в накапливающий сумматор 6 и его обнуления и записи информации в регистры умножителя 5. Формирование импульсов осуществляется формирователем

27 по фронтам импульсов, поступающих с генератора 17 тактовых импульсов в соответствии с временными диаграммами на фиг. 3. Импульсы записи и обнуления поступают с выхода формирователя 27 на выход 38 блока

16 ° Код с четвертого выхода дешифратора 25 разрешает прохождение тактовых импульсов с выхода генератора 17 через элемент 26 и коммутатор

21 на вход счетчика 22 во время выполнения, тактов дифференцирования.

Данный счетчик считает по; модулю

К, поэтому по поступлении К-го тактового импульса счетчик устанавливается в исходное состояние, Код с выхода счетчика 22 поступает на выход

39 блока 16 и используется для считывания К выборок сигнала P по данному каналу. Код с пятого выхода дешифратора 25 поступает на выход 37 блока 16 и используется для управления записью преобразованных компонент в блок 7 оперативной памяти. На этом же выходе формируется уровень

"1" при запйси преобразованной выборки P который поступает на вход блока 14. На шестом выходе дешифра1 тора 25 формируется код адреса для занесения преобразованных компонент в соответствующие две ячейки блока

7 оперативной памяти. Данный код через элементы ИЛИ группы 31 поступает на выход 36 блока 16. Код с седьмого выхода дешифратора 25 поступает на выход 46 блока 16 и управляет передачей информации через коммутаторы 11 и 9, а также выбирает области блока 10 памяти коэффициентов, в которых расположены значения функций синуса и косинуса углов поворота градиентных компонент и коэффициенты импульсной характеристики дифферейциатора. Код с восьмого выхода дешифратора 25 поступает через коммутатор 33 на выход 37 блока 16 и используется для записи информации в накапливающий сумматор 8 при получении кардиоидной характеристики направленности. После выполнения К тактов счетчик 30 обнуляется. Сигнал с выхода старшего разряда данного счетчика через коммутатор 19 задним фронтом переводит счетчик 20 в следующее состояние, и осуществляется формирование управляющих сигналов для преобразования четырех выборок сигналов следующего приемника аналогично описанному. При формировании управляющих сигналов последнего канала сигнал с выхода старшего разряда счетчика 20 задним фронтом сбрасывает триггер 28, который устанавливает при этом в единичное состояние триггер 29.

Формирование управляющих сигналов третьего этапа обработки производится следующим образом. На вход счетчика 20 поступают через коммутатор

19 с выхода счетчика 18 импульсы, которые переключают сетчик 20 в следующее состояние, Коды с выхода счетчика 20 поступают на выход 36 блока

16, На этот же выход поступают код с выходов разрядов счетчика 32 и через элементы ИЛИ группы 31 код с выхода первого разряда счетчика 32, который используется для управления считыванием выборок Р или Ч . Счетчик 32 переключается в следующее состояние по заднему фронту сигнала с выхода старшего разряда счетчика

20. Импульсы записи для накапливающего сумматора 8 поступают с выхода коммутатора 33 на выход 37 блока

16. После формирования сухарного сигнала P + V по данному направлен нию по заднему фронту сигнала с выхода первого разряда счетчика 32 формируются импульсы сопровождения информации и импульсы обнуления накапливающего сумматора 8 с помощью формирователя 34. При формировании сигнала по последнему направлению по заднему фронту сигнала с выхода последнего разряда счетчика 32 сбрасываются триггер 23 и триггер 29 и блок 16 управления прекращает формирование управлякицих сигналов до прихода следующего импульса пуска.

1462351

1. Устройство для обработки данных при формировании диаграммы направленности антенной решетки, содержащее блок приема, выход которого соединен с информационным входом аналого-цифрового преобразователя, выход готовности которого соединен со счетным входом .счетчика текущей выборки и входом пуска блока управ- ления, первый выход которого соединен с адресным входом блока памяти кодов задержек и первым адресным входом блока оперативной памяти, выход которого подключен к информационному входу первого накапливающего сумматора, выход которого является выходом устройства, второй адресный вход блока оперативной памяти соединен с выходом сумматора, вход первого слагаемого которого подключен к выходу счетчика текущей выборки, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за.счет получения сигналов по лучам диаграммы направленности антенной решетки, на выходах приемников которой формируются сигналы звукового давления и градиента давления по трем ортогональным координатам, в него введены первый, второй, третий коммутаторы, блок буферной памяти, умножитель, второй накапливающий сумматор, бпок инвертирования, блок памяти коэффициентов, причем информационный выход аналого-цифрового преобразователя соединен с первым информационным входом первого коммутатора, второй информационный вход которого подключен к информационному входу блока оперативной памяти и к выходу второго накапливающего сумматора, второй выход блока управления соединен с ,разрешающим входом блока инвертирования, с входом записи первого накапливающего сумматора и с входом записи/считывания блока оперативной памяти, управляющие входы второго накапливающего сумматора и умножителя подключены к третьему выходу блока управления, четвертый выход которо-, го подключен к входу задания операции блока буферной памяти, выход которого подключен к первому информационному входу второго коммутатора и к входу множимого умножителя, выход

Формула изобретения

55 которого соединен с информационным входом второго накапливающего сумматора, вход множителя умножителя соединен с выходом второго коммутатора, второй информационный вход которого подключен к выходу блока памяти коэффициентов, информационный вход которого соединен с выходом третьего коммутатора, первый информационный вход которого является входом устройства, второй информационный вход соединен с пятым выходом блока управления, шестой выход которого подключен к управляющим входам первого, второго и третьего коммутаторов и к входу задания операции блока памяти коэффициентов, выход первого коммутатора соединен с информационным входом блока буферной памяти, первый выход блока памяти кодов задержек и выход блока инвертирования подключены к входам второго и третьего слагаемых сумматора соответственно, второй выход блока памяти кодов задержек соединен с информационным входом блока инвертирования.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок управления содержит четыре триггера, счетчик, коммутаторы, счетчик канала, счетчик коэффициентов, счетчик шага, дешифратор, счетчик направления, две группы элементов ИЛИ, элемент И, два формирователя прямоугольных импульсов и генератор тактовых импульсов, вход запуска которого соединен с выходом первого триггера, а выход подключен к счетному входу счетчика, к счетному входу счетчика шага, к.первому входу элемента И и к тактовому входу первого формирователя прямоугольных импульсов, выход которого является третьим выходом блока, единичные входы первого и второго триггеров соединены с входом пуска блока, выход второго триггера соединен с единичным входом третьего триггера, с управляющим входом первого коммутатора и с шестым выходом блока, выходы разрядов счетчика соединены с первыми входами элементов ИЛИ первой группы, выходы которых соединены с четвертым выходом блока, вторые входы элементов ИПИ первой группы соединены с первым выходом дешифратора, второй выход которого соединен с четвертым выходом блока, третий выход дешифратора сое1462351

l2 а

37 динен с управляющим входом первого формирователя прямоугольных импульсов, четвертый выход дешифратора соединен с вторым входом элемента И, выход которого соединен с первым информационным входом первого коммутатора, выход которого соединен са счетным входом счетчика коэффициентов, выход которого подключен к чет- 1О вертому выходу блока, выход второго разряда счетчика соединен с первыми информационными входами второго н третьего коммутаторов, выход второго коммутатора соединен со счетным вхо- 35 дом счетчика каналов, выходы разрядов которого соединены с первым и четвертым выходами блока, выход старmего разряда счетчика каналов соединен с вторым информационным входом 2р первого коммутатора, с нулевыми входами второго и третьего триггеров и со счетным входом счетчика направления, выход последнега разряда которога соединен с нулевыми входами 25 первого и четвертого триггеров, выход третьего триггера соединен с управляющими входами второго коммутатора и дешифратара, с единичным входом четвертого триггера и с установоч- Зб ным входом счетчика шага, вьыад четвертага триггера соединен с установочным входом счетчика направления и с вторым информационным входом третьего коммутатора, выход которого соединен с вторым выходам блока, выходы разрядов счетчика шага соединены с инфармацианньм входом дешнфратара и с пятым выходом блока, выход старшега разряда счетчика шага соединен с вторым информационным входом второго коммутатора, пятый выход дешифратара соединен с вторым выходом блока, шестой выход подключен к первым входам элементов ИЛИ второй группы, выходы которых соединены с первым выходом блока, вторые входы элементов ИЛИ второй группы и вход второго формирователя прямоугольных импульсов соединены с выходам первого разряда счетчика направления, выходы разрядов которого соединены с первым выходом блока, выход второго формирователя прямоугольных импульсов соединен с вторым выходом блока, седьмой выход дешифратора соединен с шестью выходом блока, восьмой выход подключен к управляюще му входу третьего коммутатора. ииММии

1462351

Составитель А.Жеренов

Техред Л.Олийнык Корректор Л.Пилипенко

Редактор А.Огар

Заказ 715/49 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушекая наб., д. 4/5

Производственно-издательский комбинат "Патент", г. ужгород, ул. Гагарина, 101

Цф з

Ъ ф» (к

4ю

»4З

1 Й

+ Ь

1

° Э ь

Ф ъ