Вычислительное устройство

Вычислительное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к устройствам для вычисления выражения вида (x/z), где X, у, г - входные знакопеременные сигналы; п - показатель степени. Изобретение может быть использовано в аналоговых вычислительных машинах. Целью изобретения является повышение точности. Вычислительное устройство содержит входы сигнала делителя I, сигнала Делимого 2, сигнала сомножителя 3, с первого по одиннадцатый масштабные (резисторы 5-15, первый, второй и третий ограничительные диоды 16, 17 и 18, семь операционных усилителей 19-25, шесть хГогарифмирзтощих транзисторов 26-31, пять антилогарифмирукщих транзисторов 32-36, первый и второй транзисторы смещения 37 и 38, семь токоограничительных резисторов 39-45, первый и второй нагрузочйые резисторы 46 и 47, фазоинвертор 48, блок 49 определения знака сигналов, шину 50 нулевого потенциала. Работа устройства основана на реализации логарифмического алгоритма. 3 ил. с (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСН ИХ

РЕСПУБЛИК

„„Я0„„1462364 А1 (51)4 G 06 G 7/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР ( (21) 4291614/24-24 (22) 28 ° 07,87 (46) 28.02.89, Бюл. № 8 (71) Томский политехнический институт им. С.N.Êèðoâà (72) В.В.Самокиш и F,.И.Харченко (53) 681.335 (088.8) (56) Патент..США ¹ 3940603, кл. 235-195, опублик. 1976.

Авторское свидетельство. СССР № 1282163, кл. G 06 G 7/16, 1985. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к устройствам для вычисления выражения вида

F=y(x/z) где х, у, z — входные знакопеременные сигналы; и — показатель степени. Изобретение может быть использовано в аналоговых вычислительных машинах. Целью изобретения является повышение точности. Вычислительное устройство содержит входы сигнала делителя 1, сигнала делимого 2, сигнала сомножителя 3, с первого по одиннадцатый масштабные резисторы

5-15, первый, второй и третий ограни" чительные диоды 16, 17 и 18, семь операционных усилителей 19-25, шесть логарифмирующих транзисторов 26-31, пять антилогарифмирующих транзисторов 32-36, первый и второй транзисторы смещения 37 и 38, семь токоограничительных резисторов 39-45, первый и второй нагрузочйые резисторы 46 и

47, фазоинвертор 48, блок 49 определения знака сигналов, шину 50 нулевого потенциала. Работа устройства основана на реализации логарифмичесЮ. кого алгоритма. 3 ил.

146?364

Изобретение относится к устройств <7м для вычисления Быр аж ни я х ь

v(-3 где х, у, z — входные знакоперемен— ные сигналы; п — показатель степени, и может быть использовано н аналоговых вычислительных машинах. 10

Пель изобретения — повьш ение точности устройства.

На фиг. 1 приведена функциональная, :схема вычислительного устройстна,", на

:, фиг. 2 и 3 — функциональные схемы блока 15 определения знака сигналов и фаэоинвертора, 11а фиг.1 — 3 обозначены вход 1 сигнала-делителя, вход 2 сигнала делимого, вход 3 сигнала сомножителя, 20 выход 4, с первого по одиннадцатый масштабные резисторы 5-15, три огра.ничительных диода 16-18, семь опе: рационных усилителей 19-25, шесть логарифмирующих транзисторов 26-31, 25 пять антилогарифмирующих транзисторов 32-36, первый и второй транзисторы 37 и 38 смещения, семь токоогра-. ничительных резисторов 39-45, первый и второй нагрузочные резисторы 46 и 30

47, фазоиннертор 48,. блок .49 опрецеления знака сигналов, шина 50 нулевого потенциала, вхоц 51 и выход 52 фазоинвертора 48.

На фиг.2 в схеме олока 49 опреде3 ления знака сигналов обозначены три входа 53-55, прямой и инверсный . выходы 56 и 57, мультиплексор 58, первый, второй и третий преобразователи 59-61 уровня сигналов, вход 62 4(j логической единицы.

На фиг,3 s схеме фаэоинвертора 48 обозначены вход 51 и выход 52, восьмой операционный усилитель 63„ двенадцатый и тринадцатый масштабные резисторы 64 и 65.

Вычислительное устройство работа-. ет следующим образом.

Первый, второй,.третий и седьмой операционные усилители 19-21 и 25, первый, второй, третий логарифмируюшие и первый антилогарифмирующий транзисторы 26-28 и 32, первый, второй, третий, седьмой, восьмой, девятый, десятый, одиннадцатый, масштабные и первый и второй токоограничительные резисторы 5-7, 11 — 15, 39 и 40 образуют однокводрентный ло гарифмический вычислитель, реализующий виражение вида (1) с однополярными входными сигналами (отрицательными в случае использования р-. n-p-транзисторов, как это показано на фиг,1).

Девятый и десятый масштабные резисторы 13 и 14 могут быть заменены потенциометром для плавного изменения коэффициента деления реэистивного делителя, образованного восьмым, девятым, десятым и одиннадцатым масштабными резисторами 12-15.

Двухполярные напряжения на входе

1 сигнала делителя z входе 2 сигнала делимого х и входе 3 сигнала сомножителя у преобразуются в однополярные токи логарифмирующих транзисторон логарифмического вычислителя с помощью выпрямительнЫх схем, образованных соответственно четвертым масштабным резистором 8, четвертым логарифмирующим и четвертым антилогарифмирующим транзисторами

29 и 35, четвертым операционным усилителем 22, четвертым токоограничительным резистором 42 и первым ограничительным диодом 16 по входу

1, пятым масштабным резистором 9, пятым логарифмирующим и пятым антилогарифмирующим транзисторами 30 и.36, пятым. операционным усилителем 23, пятым токоограничительным резистором

43 и вторым ограничительн|м диодом

17 по входу 2 и шестым масштабным резистором 10, шестым логарифмирующим и вторым антилогарифмирующим транзисторами 31 и 33, шестым операционным усилителем 24, третьим токоограничительным резистором 41 и третьим ограничительным диодом 18 по нходу 3.

При появлении сигнала положительной полярности на каком-либо из входов устройства, например на входе 2 сигнала делимого, обратная связь пятого операционного усилителя 23 замь|кается через пятыи логарифмирующий транзистор 30 и пятый токоограничительный резистор 43., В силу идентичности параметров и режима работы пятого логарифмирующего и пятого антилогарифмирующеro транзисторов

30 и 36 их коллекторные токи равны и определяются величиной пятого масштабного резистора 9. Если величина последнего вдвое меньше, чем второго масштабного резистора.б, то коллекторный ток второго логарифмирующего транзистора 27 будет равен по вели146236.Проводящим состоянием первого и третьего антилогарифмирующих транзисторов 32 и 34 управляет блок 49 определения знака сигналов, являющийся по принципу действия логическим автоматом, выходные сигналы которого являются логической функцией иьжодных сигналов третьего, четвертого и пятого операционных усилителей 22; 23 и 24. При единичном сигнале на прямом выходе 56 этого блока открывается первый транзистор 37 смещения и его коллекторный ток соз" дает падение напряжения на первом нагруэочном резисторе 46, запирающее первый-антилогарифмирующий транзистор 32 ° Появление единичного сигнала на инверсном выходе 57 приводит к запиранию третьего антилогарифмирующего транзистора 34 с помощью седьмоro токоограничительного резистора

45, второго транзистора 38 смещения и второго нагрузочного резистора 47.

Транзистора 37 и 38 смещения необ" ходимы для исключения влияния уровня логического нуля выходных сигналов блока 49 определения знака сигналов на потенциал базы первого и второго антилогарифмирующих транзисторов

32 и 34. чине, но противоположен по направлению току второго масштабного резисто. ра 6, определяемого сиГналом 2 входа сигнала делимого ° Сигнал отрицатель5 ной полярности на этом входе приводит к запиранию пятого логарифмирующего транзистора.30 и замыканию обратной связи пятого операционного усилителя 23 через второй ограничи- 10 тельный диод 17. Поскольку при этом коллекторный ток пятого антилогарифмирующего транзистора 36 равен нулю, то коллекторный ток второго логарифмирующего транзистора 27 целиком определяется вторым масштабным резистором 6.

Выходное напряжение пятого операционного усилителя 23 практически скачкообразно меняется с отрицатель- 2р ного на положительное с перепадом, превышающим 1 В. Поэтому это напряжение используется в качестве логического сигнала, несущего информацию о знаке напряжения-. сигнала на входе 25

2 сигнала делимого.

Аналогично осуществляется выпрям-. ление сигналов на других входах устройства. Таким образом, режим работы первого, второго и третьего логариф- 30 мирукицих транзисторов 26-28 не зависит от полярностей входных сигналов. Первый операционный усилитель

)9 по цепи; второй токоограничитель,ный резистор 40, переход эмиттер— база первого логарифмирующего тран-.. зистора 26, задает ток коллектора, который равен суммарному току, определяемому первым масштабным резистором 5 и током. коллектора четвертого 40 антилогарифмирующего транзистора 35, и пропорционален модулю сигнала с входа 1 сигнала делителя. При этом напряжение на переходе база — эмиттер первого логарифмирующего тран- 45 эистора 26 равно логарифму сигнала с входа 1. Второй операционный усилитель 20 по цепи: девятый и восьмой масштабные резисторы 13 и !2, переходы эмиттер - база первого и второго логарифмирующих транзисторов.26 и 27, задает ток коллектора последнего, пропорциональный модулю сигнала с входа 2. При этом на восьмом и одиннадцатом масштабных резисторах 55

12 и 15 формируются соответственно сигналы

log x — lng (3)

n(log к — 1ng z), (4) 4 4 где и — масштабный коэффициент резистивного делителя.

Третий операционный усилитель 21 через первый токоограничительный ре. зистор 39, переход эмиттер — база третьего логарифмирующего транзистора .28 устанавливает коллекторный ток последнего пропорциональным модулю сигнала с входа 3. Напряжение на эмиттерах первого и третьего антилогарифмирующих транзисторов 32 и 34 при этом на зависит от полярностей входных сигналов и равно

log у + n(log х - log z), (5)

При нулевых напряжениях на базах идентичных первого и третьего антилогарифмирующих транзисторов их кол лекторные токи равны и пропорционалв" ны выходному сигналу устройства:

antilogflog у + n(log х - log г))=

- у(-) (6) г

В зависимости от требуемого знака выходного сигнала такой режим обеспечивается всегда то.п ко для одного из этих транзисторов, второй иэ них запирается за счет смещения потен2364

5 !4б цияля базы ня величину 250-300 мВ, Отрицательный знак напряжения на выходе седьмого операционногЬ усилителя 25 соответствует работе первого антилогярифмирующего транзистора 32, а для получения положительной полярности работает третий антилогарифмкрующий транзистор 34, коллекторный ток которого инвертируется фазоинвертором 48.

Функцией блока 49 определения знака сигналов является задание по1 ярности выходного сигнала устройЬтва при различных сочетаниях знаков входных сигналов, причем этя завксиМость может быть установлена любой, Например соответствующей естественной алгебраической илк множительноделительных операций, так и другого

1вкда, например, независимой от изме ения заков входных сигналов, Как любая логическая схема, блок определения знака сигналов может иметь рольшое количество вариантов реализации, что не является принципиальным ля достижения поставленной цели °

Выполнение этого блока на основе

Мультиплексора логических сигналов позволяет легко назначить и реализовать любую требуемую зависимость между знаками выходного и входных сигналов устройства. Так, естественНая зависимость, характерная для восПроизведения множительно-делительных операций,(n=l), реализуется, как показано на фиг.2, подключением четырех информационных входов мультиПлексора к шине нулевого потенциала, а на четыре других входа 62 должен. быть подан сигнал логической единицы, что соответствует четырем сочетянкям знаков входных сигналов иэ восьми возможных как для положительного, так и для отрицательного значения выходного сигнала. Использование стра бирующего входа V мультиплексора"

58 позволяет по желанию пользователя исключить зависимость знака выходного сигнала от знаков входных сига налов, т.е. получать модуль выходного сигнала устройства, Согласование уровней выходных сигналов четвертого, пятого к шестого операционных усилителей и уровней входных логических сигналов мультиплексора о суше с тнляют преобразователи 59 — 61 уровня.

Функцией фязоинверторя 48 является инвертиропяние коллекторно 0 тока третье o антклогарифмирующего транзистора 34 для -1олученкя положиTBJIbHoA полярности выходного сигнала устройства,.

Воз можно не сколько вариантов выполнения этого блока, при этом необходимо только., чтобы укаэанный блок обеспечивал небольшое напряжение на входе — не более 100 мВ, и имел стабильный легко регулируемый коэффициент передачи. Зткм требованиям удовлетворяет кнвертор тока, изображенный на фиг.3. Токовый ха- рактер выходноro сигнала этой схемы позволяет в сравнении с инверторами напряжения уменьшить влияние напряжений смещений седьмого H восьмого операционных усилителей 25 ы 63 на результат преобразования и использовать меньшее количество точных масштабирующих резисторов.

Возможно некоторое упрощение предлагаемого устройства за счет исключения из его схемы первого транзистора 37 смещения и шестого токоограничительного резистора 44, При этом первый антилогарифмирующий транзистор 32 будет работать при обоих полярностях, а третий антилогарифмирующий -,рянзкстор 34 — только при отрицательных значениях выходного сигнала устройства, двухполярность которого будет обеспечена при коэффициенте передачи фязоинвертора 48, равном

2. Недостаток устройства при таком исполнении обусловлен двухкратным увеличением влияния смещения восьмого операционного усилителя 63, входящего в состав фаэоинвертора 48.

Формула изобретения

Вычислительное устройство, содержащее шесть операционных усилителей, инвертирующие входы которых соединены с первымк выводами соответствующих масштабных резисторов и с коллекторами соответствующих логарифмирующкх транзисторов, второй вывод первого масштабного резистора является входом сигнала ..делителя устройства, входам сигналя делимого которого является второй вывод второго масштабного резистора, седьмок масштабный резистор, подключенный между инвертирующим входом и выходом седьмого операцион" ного усилителя, фазоинвертор, блок определения знака сигналов, первый

62364 8

55

7 14 и второй антило гарифмирующие транзисторы, к инвертирующему входу седьмого операционного усилителя подключен коллектор первого антилогарифмирующего транзистора, эмиттер которого соединен с эмиттером третьего логарифмирующего транзистора и через первый токоограничительный резистор соединен с выходом третьего операционного усилителя, эмиттеры первого и второго логарифмирующих транзисторов через второй токоограничитель" ный резистор соединены с выходом пар". вого операционного усилителя, эмиттер шестого логарифмируняцего и второго антилогарифмирующего транзисторов через третий токоограничительный резистор подключены к выходу шестого операционного усилителя, эмиттер четвертого логарифмирующего транзистор через четвертый токоограничительный резистор соединен с выходом..четвертого операционного усилителя, первый, второй и третий ограничительные. диоды, катод каждого из которых соединен с инвертирукицим входом,,а анод соединен с выходом соответственно четвертого, пятого и шестого операционных усилителей, пятый токограничительный резистор, восьмой, девятый, десятый и одиннадцатый масштабные резисторы,-первые выводы восьмого и девятого масштабных резисторов соединены с базой первого логарифмирующего транзистора, второй вывод девятого и первый вывод десятого масштабных резисторов соединены с выходом второго операционного усилителя, второй вывод восьмого и первый вывод одиннадцатого масштабных резисторов соединены с базами второго логарифмирующего и второго антилогарифмирующего транзисторов и подключены к шине нулевого потенциала, о т л ич а ю щ е е с я тем, что, с целью повышения точности, в него введены третий, четвертый и пятый антилогарифиирующие транзисторы, первый и второй транзисторы смещения, шестой и седьмой токоограничительные резисторы, первый и второй нагрузочные резисторы, причем эмиттер первого антилогарифмирующего транзистора соединен с эммитером третьего антилогарифмирующего транзистора, коллектор которого подключен к входу фазоинвертора, выход которого соединен с инвертирующим входом седьмого операционног0 усилителя, выхОд которого является выходом устройства, выход пятого операционного усили-. теля через пятый токоограничительный резистор соединен с эмиттером пятого логарифмирующего и пятого антилогарифмирующего транзисторов, эмиттер четвертого антилогарифмирующего транзистора соединен с эмиттером четвертого логарифмирующего транзистора, коллекторы четвертого, пятого и второго антилогарифмирунщих транзисторов подключены к инвертирующим вхо", дам соответственно первого, второго и третьего операционных усилителей, вторые выводы десятого и одиннадцатого масштабных резисторов подключены к базе третьего логарифмирующего транзистора, вторые выводы пятого и шестого масштабных резисторов соединены с вторыми выводами соответственно второго и третьего масштабных резисторов выходы четвертого, пятого и шестого операционных усилителей подключены соответственно к первому, второму и третьему входам блока определения знака сигналов, прямой и инверсный выходы которого соответственно через шестой и седьмой токоограннчительные резисторы подключенЫ к эмиттерам соответственно первого и второго транзисторов смещения, коллектор первого транзистора смещения соединен с базой первого антилогарифмирующего транзистора и с первым выводом первого нагрузочного резистора, коллектор второго транзистора смещения соединен с базой третьего антилогарифмирующего транзистора и с первым выводом второго нагруэочного резистора, базы первого и второго транзисторов смещения, вторые выводы первого и второго нагрузочных резисторов, базы второго, четвертого и пятого антилогарифмирующих транзисторов, базы четвертого, пятого и шестого логарифмирующих транзисторов подключены к шине нулевоro потенциала.

1462364

Фц . 2

Составитель Н,Зайцев

Редактор А.О гар Техред Л. Сердюкова Корректор Л. Пилипенко

Заказ 716/50 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101