Асинхронный последовательный регистр

Асинхронный последовательный регистр

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных устройств приема и передачи информационных посьток, обрамленных стартовым и стоковым битами. Целью изобретения является упрощение асинхронного последовательного регистра и повышает его быстродействия. Цель достигается тем, что каждая ячейка памяти регистра содержит три элемента Ш1И-НЕ, три инвертора и три ключевых элемента. Для согласования с приемником используются семь элементов И-ИПИ-НЕ 10-16, три элемента И 17 и три дополнительных ключевых элемента 18. Для хранения одного разряда регистра требуется одна ячейка памяти . Интервал времени между записью соседних разрядов сдвигаемого кода составляет 6 С против 10 в прототипе (с - задержка переключения МДП-транзистора), а число МДП-транзисторов, затрачиваемых на реализащпо одной ячейки памяти, составляет 24 против 36 .в прототипе. 2 ил. S со С

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

4 2422 А1 (19) (11) (59 4 G 11 С 19/00 р„",рп qsg

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 417951?/24-24 (22) 08.01 .87 (46) 28.02.89. Бюл. Ф 8 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) В.И.Варшавский, А.Ю.Кондратьев>

Н.N.Êðàâ÷åíêî и Б.С.Цирлин (53) 681.327.66(088.8) (56) Авторское свидетельство СССР ,11 - 11 96954, кл. С 1 1 С 1 9/00, 1 985.

Авторское свидетельство СССР

У 1251182, кл. G 11 С 19/00, 1986, (54) АСИНХРОННЫЙ ПОСЛ.ДОВАТЕЛЪНЫЙ

РЕГИСТР (57) Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных устройств приема и передачи информационных посылок, обрамленных стартовым и стоковым битами. Целью изобретения является упрощение асинхронного последовательного регистра и повышает его быстродействия. Цель достигается тем, что каждая ячейка па-. мяти регистра содержит три элемента

И11И-НЕ, три инвертора и три ключевых элемента. Для согласования с приемником используются семь элементов

И-ИЛИ-НЕ 10-!б, три элемента И 17 и три дополнительных ключевых элемента 18. Для хранения одного разряда регистра требуется одна ячейка памяти. Интервал времени между записью соседних разрядов сдвигаемого кода составляет б . против 1О в прототипе (c — задержка переключения ИДП-транзистора), а число ИДП-транзисторов, затрачиваемых на реализацию одной ячейки памяти, составляет 24 против

Зб.в прототипе. 2 ил.

1462422

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении асинхронных вычислительных устройств

5 приема и передачи информации.

Целью изобретения является упрощение асинхронного последовательного регистра и повышение его быстродейс. вия.

На фиг. 1 приведена схема ячейки пам :ти асинхронного последовательно . ..о регистра; на фиг. 2 — схема регистра и схема его соединения с источником и приемником информации, работающими в режиме Запрос — ответ", tt

Асинхронный последовательный регистр содержит ячейки 1 памяти, каждая из которых состоит из трех аналогичных частей (цепочек) 2, из одного элемента ИЛИ-НЕ 3, инвертора 4 и ключевого элемента 5 (последняя ячейка инверторов не со,цержит).

На фиг, 1 показаны выходы 6, 7 ячейки памяти и ее входы 8, 9„ 25

Для подключения к источнику информации регистр содержит семь элементов И-ИЛИ-НЕ 10-16, три элемента И вЂ” НЕ 17 и группу ключевых элементов 18, ЗО

Для подключения регистра к приемнику информации регистр содержит группу элементов ИЛИ-НЕ 19-22. На фиг. 2 показаны также прямой 23 и инверсный 24 выходы регистра, управляющий вход 25 считывания регистра, прямой 26 и инверсный 27 информационные входы и управляющий выход 28 записи регистра.

Асинхронный последова.тельный регистр работает следующим образом.

Наборы значений на входах 27, 26 регистра соответствуют: 10 — источник передает ноль, 01 — источник передает единицу ll — источник не пеФ

45 редает информации в регистр, набор

00 — запрещен, Наборы значений на выходах 23, 24 регистра соответствуют: 01 — регистр перецает в приемник ноль, 10 — регистр передает в приемник единицу,.

00 - регистр не передает в приемник информации, состояние 11 в процессе работы регистра не возникает.

Состояние ячейки памяти I.i (значения на инверсных информационных

55 выходах 7) соответствует: 001 — в ячейке памяти записан ноль, 100 — в ячейке памяти записана единица, 010-значение ра-..ряда совпадает со значением предыдущего разряда, 000 — информация в ячейке памяти стерта, Другие состояния ячейки памяти в процессе работы регистра не возникают вследствие наличия перекрестных связей между элементами ИЛИ-НЕ 3..

Приведенное кодирование состояний ячейки означает, что первые и третьи цепочки 2 ячеек 1 памяти регистра образуют каналы, за которыми закреплены соответственно единичное и нулевое значения разрядов сдвигаемого кода, а вторые цепочки 2 этих ячеек 1 памяти — канал для передачи признака совпадения значения очередного разряда сдвигаемого кода со значением предыдущего разряда.

Таким образом, если соседние раз-.. ряды сдвигаемого коца имеют различное значение, соответствующие этим разрядам единицы продвигаются по различным каналам — первому и третьему, если эти разряды имеют одинаковые значения, соответствующие им единицы продвигаются по первому (третьему) и второму каналам. Этим обеспечивается продвижение единиц, соответствующих соседним разрядам сдвигаемого кода, вплотную друг за другом, что повышает быстродействие регистра по сравнению с быстродействием одного канала, так как в последнем ециницы продвигаются с интервалом не меньшим, чем в одну ячейку памяти. В результате время между записью в i-ю ячейку 1 регистра соседних разрядов сдвигаемого кода в предлагаемом асинхронном регистре составляет 6Г.

Указанную дисциглину распределе- ния информации по каналам регистра обеспечивает схема соединения его с источником информации. В исходном состоянии на информационных входах регистра зафиксирован набор Il. При этом трехстабильный триггер, образо- ванный элементами 13-15, находится в фазе хранения информации (пусть, например, в него записан набор 010), в соответствии с этим на выходах элементов 10-12 и 17 установятся набо=. ры 101, и входная ячейка регистра будет хранить информацию, записанную в трехстабильном триггере на элементах 13-15, т.е. набор 010, на выходе элемента 16 (управляющем выходе регистра 28) при этом установится знатояние 010, что вызывает запись единицы во вторую цепочку входной ячейки регистра 1 после гашения источником информации на входах регистра.

Запись единицы во вторую цепочку 2 ячейки 1 означает, в соответствии с кодированием, совпадение значений очередного и предыдущего разрядов.

Введение перекрестных связей между элементами 3 соседних цепочек препятствует записи информации в любую цепочку ячейки памяти, уже хранящей какую-либо информацию, что обеспечивает правильное функционирование регистра при любых задержках его элементов и при любом их соотношении.

Для преобразования информации, записанной в регистр в соответствии с описанной дисциплиной, в парафазную служат элементы ИЛИ-HE 21, 22 и 19, 20. Последние два образуют RSтриггер, который устанавливается в единичное или нулевое состояние при появлении значения "1" на выходе 7 первой или третьей цепочки 2 последней ячейки 1 регистра. Значение "1" на выходе 7 одной из трех цепочек 2 последней ячейки 1 регистра может. появиться при наличии значения "О на его управляющем входе 25. При этом если значение "1 появляется на выходе 7 первой или третьей цепочки 2 последней, ячейки 1 памяти, на выходах элементов 21 и 22- устанавливаются значения "О" в соответствии с состоянием RS-триггера, образованного элементами 19 и 20. Если значение "1" появляется на выходе 7 второй цепочки 2 последней ячейки 1 памяти, на выходах элементов 21 и 22 устанавливаются значения "0" независимо от состояния этого RS-триггера.

После того, как на выходах элементов

21 и 22 появляются значения "О", т.е. эти значения появляются на информационных выходах .23 и 24 регистра, на

его управляющем входе 25 может быть установлено значение "1", которое вызывает стирание информации в последней ячейке 1 регистра и появление на выходах 7 всех ее цепочек 2 значений "О". В результате этого на выходе одного из элементов 21 и 22 (т.е. .на одном из информационных выходов

5 23 и 24 регистра) появляется значение

"1" в соответствии с состоянием RSтриггера, образованного элементами . 19 и 20. з j46?422 чение 0 ° Пусть во всех остальных ячейках регистра информация стерта (т. е. они находятся в состоянии 000), а на управляющем входе 25 зафиксирована 1. Допустим, что на одном из информационных входов 27 или 26 по- . является значение О. Тогда трехстабильный триггер на элементах 13-15 переключается в новое состояние 100 или 001 соответственно. Переключение этого триггера вызывает изменение значения на управляющем выходе регистра 28 с О на 1, что является индикацией окончания фазы записи инфор- 15 мации из источника. После этого источник вновь устанавливает на информационных входах 27, 26 регистра значение 11, что вызывает перепись информации из триггера на элементах 1315 в триггер на элементах !0-12 и в элементы И-НЕ 17. Одновременно с этим информация из входной ячейки памяти регистра переписывается в первую ячейку памяти и далее, после чего во 25 входной ячейке памяти сначала инфор.мация стирается (состояние 000), а потом после переписи в элементы И-HE

17 информации из триггера на элементах 13-15, т.е. установления на их выходах значений 011 или 110, ячейка переходит в состояние, соответствующее хранению информации, записайной в триггере, т.е. 100 или 001. Запись

0, информации во входную ячейку памяти регистра и в трехстабильный триггер на элементах 10-12.вызывает изменение значения на выходе 28 регистра с 1 на О. При этом схема соединения регистра с источником оказывается в состоянии, аналогичном исходному, с отличным от него состоянием трехстабильных триггеров на элементах

10-12 и 13-15.

Если теперь значение О появляется на другом информационном входе регистра (в отличие от предыдущего случая), переключение схемы соединения с источником происходит аналогично описанному, и после гашения источни" ком информации на входах во входную ячейку регистра записывается значе-. ние очередного разряда сдвигаемого кода, отличное от значения предыдущего разряда. Если значение 0 появляется на том же информационном входе регистра, что и в предыдущем случае, трехстабильный триггер на элементах 13-15 устанавливается в сост

62422

5 14

Для. установки регистра в исходное состояние приемник перед началом работы при зафиксированном значении

""11 на информационных входах регистра осуществляет последовательный прием информации из регистра, пока все ячейки за исключением входной не будут очищены, прием информации из регистра может быть произведен не олее, ч м и раз, где n - число ячеек регистра. Информация, записанная

Во входную ячейку регистра, в начальном состоянии соответствует состояфию трехстабильного триггера на зле;Ментах 13-15 и не соответствует ни акой информации, передаваемой ис Гочником в регистр, поэтому в процессе работы с регистром приемник пер- вую порцию информации, принятую после

Начала передачи информации источниКом, игнорирует так же, как и те, Мто приняты им из регистра в процессе бго начальной установки.

Описанный регистр служит, например, для согласования работы устройстВ>.,,,сВязанных с1синхронным пОследо

Вательным интерфейсом, предполагающим наличие в каждом передаваемом байте стартового и стокового (одного

11ли,двух) битов. Так, например, работает интерфейс на основе микросхе 1ы КР580ВВ51. Сохранение во входной ячейке памяти регистра. стокового биТа при передаче очередного байта до прихода стартового бита последующего байта не приводит к ошибкам в передаче информации.

Быстродействие регистра без учета схемы соединения его с источником составляет 4с, где 3 . — задержка МДПтранзистора, схема соединения вносит задержку в работу регистра, с уче" том которой его быстродействие (время между записью соседних разрядов сдвигаемого кода) составляет бо, против 10 о в прототипе.

Оценивая затраты оборудования числом транзисторов на реализацию ячейки регистра, получим 24 МДН-транзистора для предложенного регистра и

36 МДП-транзисторов для прототипа.

Формула и з О б р е т е н и я трех инверторов, входы которых ñîåдинены с Выходами соответствующих элементов ИЛИ-НЕ, а последняя ячейка памяти состоит из трех элементов

ИЛИ-НЕ, причем в каждой ячейке ламяти первый и второй входы каждого элемента ИЛИ-НЕ соединены соответственно с выходами других элементов

ИЛИ-НЕ, а третий вход каждого элемента ИЛИ-НЕ каждой ячейки памяти, кроме последней, соединены с выходом соответствующего элемента ИЛИ-НЕ последующей ячейки памяти, а третьи входы элементов ИЛИ-НЕ последней ячейки памяти являются управляющим входом считывания регистра, и группу элементов ИЛИ-НЕ, выходы первого и второго элементов ИЛИ-НЕ группы соединены соответственно с первыми входами второго и первого элементов

ИЛИ-НЕ группы и с первыми входами третьего и четвертого элементов ИЛИНЕ группы, выходы которых являются соответственно прямым и инверсным выходами регистра, о т л и ч а ю— шийся тем, что, с целью упрощения регистра и повышения его быстро6 действия, в регистр введены семь элементов И-ИЛИ-НЕ три элемента И-HE и группа ключевых элементов, каждый из которых выполнен на МДП-транзисторе, и в каждую ячейку памяти введены три ключевых элемента, каждый из которых выполнен на МДП-транзисоре, сток, исток и атвор которого соединены соответственно с третьим и четвертым Входами и выходом соответствующего элемента ИЛИ-НЕ ячейки памяти, выходы первого и третьего элементов ИЛИ-НЕ последней ячейки памяти соединены соответственно с вторыми входами первого и третьего и второго и четвертого элементов ИЛИНЕ группы, а вход второго элемента

ИЛИ-НЕ послецней ячейки памяти сое-. динен с третьими входами третьего и четвертого элементов КТИ-HE rpyn1b1> ВыхОд ИНВертора к х дОй ячей1 и памяти, кроме последней, соединен с четвертым входом соответствующего элемента ИЛИ"НЕ последующей ячейки памяти, выходы первого и второго элементов И-ИЛИ-НЕ соединены с первыми асинхронный пОследОВатеlIbHblH гистр, содержащий ячейки памяти, каждая из которь1х, кроме последней, состоит из трех элементов ИЛИ-НЕ и входами первых групп И второго и первого элементов И-ИЛИ-НЕ„ выходь1 первого и третьего элементов И-ИЛИ-HE соединены с первым и вторым входами первых групп И третьего и первого

Составитель А.Дерюгин

Техред М.Ходанич

Корректор С.Шекмар

Редактор О.Спесивых

Заказ 731/53 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина,101 элементов И-ИЛИ-НЕ, выходы второго и третьего элементов И-KIH-НЕ соединены с вторыми входами первых групп И третьего и второго элементов И-HJIHHE, выходы четвертЬго, пятого и шестого элементов И-ИЛИ-НЕ соединены соответственно с первыми входами вторых групп И первого, второго и третьего элементов И-ИЛИ-НЕ, с первыми входами первого, второго и третьего элементов И-НЕ и с первыми входами первой, второй и третьей групп И седьмого элемента И-ИЛИ-НЕ, выходы четвертого ои шестого элементов И-ИЛИНЕ соединены с первыми входами первых групп И шестого и четвертого элементов И-ИЛИ-НЕ, выход пятого элемента И-KIH-НЕ соединен с первыми входами второй и третьей групп -И четвертого и шестого элементов И-ИЛИ-НЕ, вторые входы вторых групп И которых соединены с выходом второго элемента И-ИЛИ-НЕ и вторыми входами первой и третьей групп И седьмого элемента

И-ИЛИ-НЕ, выход четвертого элемента

И-ИЛИ-НЕ соединен с первыми входами первой и второй групп И пятого элемента И-ИЛИ-НЕ, второй вход второй группы И которого соединен с выходом первого элемента И-ИЛИ-НЕ и вторым входом второй и третьим входом третьей групп и седьмого элемента И-ИЛИНЕ, выход шестого элемента И-ИЛИ-НЕ соединен с первыми входами третьей и четвертой групп И пятого элемента

62422 8

И-ИЛИ-НЕ, второй вход третьей группы

И которого соединен с выходом третьего элемента И-ИЛИ-НЕ и третьими входами второй и первой групп И седьмо5 го элемента И-ИЛИ-НЕ, выходы первого, второго и третьего элементов И-НЕ соединены соответственно с истоками транзисторов первого, второго и тре1О тьего ключевых элементов группы, а также с четвертыми входами соответ— ствующих элементов ИЛИ-НЕ первой ячейки памяти регистра, стоки транзисторов первого, второго и третьего ключевых элементов группы соединены с выходом седьмого элемента И-ИЛИ-НЕ и являются управляющим выходом записи регистра, а их затворы — с выходами соответствующих элементов ИЛИ.НЕ первой ячейки памяти и с четвертыми входами соответствующих групп И седьмого элемента И-ИЛИ-HE вторые входы первой и третьей групп И четвертого, первой группы И пятого, 25 второй группы И первого и второго элементов И-ИЛИ-HE и вторые входы первого и второго элементов И-НЕ являются инверсным информационным входом регистра, вторые входы четвертой группы И пятого, первой и третьей группы И шестого, второй группы

И третьего, третий вход второй группы И второго элементов И-ИЛИ-НЕ, третий вход второго и второй вход третьего элементов И-НЕ являются прямы35 ми информационными входами регистра.