Устройство синхронизации

Устройство синхронизации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи . Цель изобретения - увеличение времени удержания синхронизма при перерывах в канале связи между подвижным и стационарным объектами. Устр-во содержит фазовый дискриминатор 1, цифровой интегратор 2, блоки эл-тов ИЗ, 9 и 15, блоки эл-тов ИЛИ 4 и 10, блок 5 добавления-исключения импульсов, делитель 6 частоты, блоки оперативной памяти (БОП) 7 и 8, блоки буферной памяти 11 и 12, к оммутаторы 13 и 14, г-р 16 N-фазного сигнала , управляющий блок (УБ) 17, г-р 18 опорной частоты и анализатор 19 уровня входного сигнала. В момент фиксации перерыва работы канала связи путем фиксации уменьшения уровня входного сигнала, происходит сохране ние изменения тактовой частоты по закону изменения, который зафиксирован & БОП 7 и 8. Параллельно с этим происходит измерение скорости движения объекта путем подсчета импульсов. Для автоподстройки тактовой частоты при перерыве работы канала связи берется массив достоверной информации управления, примыкающей к началу массива информации управления с пониженной достоверностью. Устр-во по п.2 ф-лы отличается выполнением УБ 17. 1 3.п. ф-лы, 1 ил о S С/)

СОЮЗ СОВЕТСКИХ

СОЦИАДДСТИЧЕСНИХ

РЕСПУБЛИК (!9) (!!) (5!) 4 Н 04 Т. 7/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4171333 /24-09 (22) 30. 12. 86 (46) 28. 02. 89. Бюл. !(- 8 (72) P.Â.Æèðíîâ (53) 621.394,662 (088,8). (56) Авторское свидетельство СССР (568186, кл. Н 04 L 7/02, 1976.

Авторское свидетельство СССР

N 992244889900, кл. Н 04 L 7/02, 1979. (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ (57) Изобретение относится к электросвязи. Цель изобретения — увеличение времени удержания синхронизма при перерывах в канале связи между подвижным и стационарным объектами.

Устр-во содержит фазовый дискриминатор 1, цифровой интегратор 2, блоки эл-тов И 3, 9 и 15, блоки эл-тов ИЛИ

4 и 10, блок 5 добавления-исключения импульсов, делитель 6 частоты, блоки оперативной памяти (БОП) 7 и 8, бло" ки буферной памяти 11 и 12, коммутаторы 13 и 14, г-р 16 К-фазного сигнала, управляющий блок (УБ) 17, г-р

18 опорной частоты и анализатор 19 уровня входного сигнала. В момент фиксации перерыва работы канала связи путем фиксации уменьшения уровйя входного сигнала, происходит сохране ние изменения тактовой частоты по закону изменения, который зафиксирован s БОП 7 и 8. Параллельно с этим происходит измерение скорости движения объекта путем подсчета импульсов.

Для автоподстройки тактовой частоты при перерыве работы канала связи берется массив достоверной информации управления, примыкающей к началу массива информации управления с пониженной достоверностью. Устр-во по п.2 ф-лы отличается выполнением УБ

17. 1 з.п. ф-лы, 1 ил.

1462503

Изобретение относится к электросвязи и может бьггь использовано в системах передачи информации. между абонентами движущегося и стационар5 ного объектов, одним звеном которых является радиолиния с эффектом Доплера.

Цель изобретения — увеличение вре- мени удержания синхронизма при перерывах в канале связи между подвижным и стационарным объектами.

На чертеже представлена структур,ная электрическая схема устройства синхронизации. 15

Устройство синхронизации содержит фазовый дискриминатор (ФД) 1, цифровой интегратор 2, блок 3 элементов

И, второй блок 4 элементов ИЛИ, блок

5 добавления-исключения импульсов 20 (БДИ), делитель 6 частоты, первый 7 и второй 8 блоки оперативной памяти (БОП), первый дополнительный блок 9 элементов И, первый блок 10 элементов ИЛИ, первый 11 и второй t2 блоки 25 буферной памяти (ББП), коммутатор 13, дополнительный коммутатор 14, второй дополнительный блок 15 элементов И, генератор 16 N-фазного сигнала, управляющий блок 17, генератор 18 опор- 30 ной частоты и анализатор 19 уровня входного сигнала.

Блок 3 элементов И выполнен на первом 20 и втором 21 элементах И, Второй блок 4 элементов ИЛИ содержит первый 22 и второй 23 элементы

ИЛИ.

Первый дополнительный блок 9 элементов И состоит из первого 24 и второго 25 элементов И.

Первый блок 10 элементов ИЛИ вклю-чает в себя первый 26 и второй 27 элементы ИЛИ.

Коммутатор 13 и дополнительный коммутатор 14 содержит элементы И 28 и элемент ИЛИ 29.

Второй дополнительный .блок 15 элементов И состоит из первого 30 и второго 31 элементов И.

Управляющий блок 17 содержит датчик 32 скорости движения объекта, первый элемент И 33 первый счетчик

34, первый RS-триггер 35, второй 36, третий 37 и четвертый 38 элементы

И, регистр 39 сдвига, первый 40 и второй 41 элементы ИЛИ, делитель 42 частоты, второй RS-триггер 43 и второй счетчик 44 импульсов.

Устройство синхронизации работает следующим образом.

Входной сигнал поступает на ФД 1.

Импульсы рассогласования (HP) тактовой частоты делителя 6 и тактовой частоты входного сигнала поступают с выходов ФД 1 на цифровой интегратор 2 (выполненный, например, в виде реверсивного счетчика), а затем через открытый первый элемент И 20 (второй элемент И 21) блока 3 элементов И и второй блок 4 элементов

ИЛИ вЂ” на БДИ 5, в котором осуществляется добавление или исключение импульсов в высокочастотной импульсной последовательности, поступающей с выхода генератора 18.

С выхода БДИ 5 импульсная последовательность (с коррекцией) поступает на делитель 6, с выхода и дополнительного выхода которого парафазные сигналы прямоугольной формы поступают на ФД 1. HP поступают также в БОП 7 и 8, продвигаясь по их элементам памяти сигналами с выхода делителя 42 (коэффициент деления которого должен соответствовать величине емкости цифрового интегратора 2) и заполняя емкость БОП 7 и 8 статистической информацией о текущем законе изменения тактовой частоты канала связи (радиоканала). Выходы БОП

7 и 8 закрыты элементами И 24 и 25, на которые поступает сигнал "0" с управляющего блока 17, Емкость ББП 11 и 12 свободна от информации. Генера- тор 16 находится в исходном состоянии, т.е. на всех его выходах (кроме первого) генерируется сигнал уровня

"0". При поступлении на его вход импульсов тактовой частоты единичный сигнал "1", который был на первом выходе, под действием каждого последующего импульса тактовой частоты, передвигается с первого выхода на второй, третий и т.д. до N"го выхода генератора 16, на котором остановится в данном цикле работы устройства синхронизации.

Описанный процесс работы устройства синхронизации имеет место при наличии номинального уровня сигнала в канале связи, при котором анализатор 19 с выхода (прямого выхода) выдает сигнал "1", под действием которого работает цепь фазовой автоподстройки частоты в составе . ФД 1, цифровой интегратор 2, блок 3 эле3

1462503 ментов И, блок 4 элементов ИЛ1, БДИ

5, генератор 18, делители 6 и 42.

При этом с первого и второго выходов блока 3 элементов И параллельно ИР поступают на БОП 7 и 8, емкость которых определяется допустимой величиной возможного участка массива информации управления (ИР) с понижающейся достоверностью плюс часть.массива достоверной информации управления, шедшей до него, достаточной для поддержания фазового соотношения в период перерыва работы канала связи.

Дополнительный (инверсный) выход анализатора 19 блокирует выход информации управления с ББП 11 и 12, идущей через коммутатор 13, дополнительный коммутатор 14 и второй дополнительный блок элементов И 15.

Анализатор 19 фиксирует перерыв канала связи, т.е. íà его выходе и дополнительном выходе скачком изме" няются сигналы. При этом на выходе анализатора 19 имеет место сигнал 2g

"0", а на его дополнительном выходе—

"1", в результате чего закрывается блок 3 элементов И, обнуляются ББП

11 и 12 и генератор 16; изменяются состояния RS-триггеров 34 и 43; открываются элементыИ 33, 37, 38 и первый дополнительный блок 9 элементов И.

При этом HP находящиеся в БОП 7 и 8, начинают воздействовать через первый дополнительный блок 9 элемен тов И, второй блок 4 элементов ИЛИ на БДИ 5, продолжая изменять такто-! вую частоту по тому же закону коррекции, а также через первый блок 10 элементов ИЛИ вводиться в память ББП

11 и 12, через элемент И 20 импульсы

40 тактовой частоты начинают поступать на генератор 16, в котором на первом выходе сформирован сигнал "1", так что при поэлементном проходе ИР -по памяти ББП 11 и 12 съем ИР закрыт уровнем "0", а импульсы тактовой частоты с делителя 42 через третий элемент И 37 и второй элемент ИЛИ 4 1 поступают на вход второго счетчика 44 .

Через элемент И 33 поступают импульсы с датчика 32 на счетчик 34, через элемент И 38 начина от вводиться импульсы тактовой частоты в регистр 39, нормируя скорость движения объекта.

Таким образом, в момент фиксации перерыва работы канала связи (путем фиксации уменьшения уровня входного сигнала) сохраняется изменение тактовой частоты по закону, который зафиксирован в БОП 7 и 8, параллельно с этим измеряется скорость движения объекта путем, например, подсчета импульсов. За время измерения скорости движения объекта в рея;истр 39 вводится количество импульсов, соответствующее экранированию половины площади апертуры антенны от неподвижного предмета (препятствующего распространению сигнала радиоканала прямой видимости), на такое же количество импульсов продвигается начало массива информации управления, записанной с понижающимся отношением сигнал/шум.

Величина этого массива соответствует количеству импульсов, выражающих нормированную скорость движения объекта.

По окончании измерения скорости движения объекта, соответствующей емкости счетчика 34, импульсом с него (по заполнении емкости) изменяется состояние КБ-триггера 35, при этом четвертый элемент И 38 закрывается, а второй элемент И 36 открывается и через него импульсы генератора !8 вводятся через первый элемент ИЛИ

40 на тактовый вход регистра 39 ° Введенное количество тактовых импульсов (соответствующих нормированной скорости) регистра 39 переносится через второй элемент ИЛИ 4 1 в счетчик 44 за несколько периодов тактовой частоты. После переноса в счетчик 44 пачки импульсов из регистра 39 емкость второго счетчика 44 еще не заполнена, что является необходимым условием работы, так как в этом случае массив информации управления с пониженной достоверностью полностью находится в БОП 7 и 8 и только по заполнении емкости счетчика 44 до полного объема соответствует подходу начала массива информации управления с пониженной достоверностью к выходу БОП 7 и 8.

После заполнения емкости счетчика

44 до полного объема (так как третий элемент И 37 открыт) с выхода второго счетчика 44 поступает импульс, под действием которого RS-триггер 43 изменяет свое состояние. При этом первый дополнительный блок 9 элементов И и элемент И 37 закрываются и, как следствие этого, генератор 16 останавливается. При этом соответствующие выходы коммутатора 13 и дополнительного коммутатора !4 подключа5 1462 ются к той же части емкости ББП 11 и 12, в которой через один тактовый интервал находится начало достоверной информации управления.

Если емкость ББП 11 и 12 оказалась

5 малой по сравнению с объемом информации управления, которая переводится иэ первого и второго БОП 2 и 8, то генератор 16 доходит до позиции 10

М и останавливается. При этом избыточная информация управления гасится на закрытом дополнительном блоке 15 элементов И, т.е. для регулировання (автоподстройки) тактовой частоты при перерыве работы канала связи берется массив достоверной информации управления, примыкающей к началу массива информации управления с пониженной достоверностью.

Массив информации управления, ввеi денный в ББП 11 и 12 в такт изменения состояния второго RS-триггера 43, начинает поступать соответственно через дополнительный:блок 15 элемен- 25 тов И в блоки 10 -и 4 элементов ИЛИ для управления частотой н повторной записи в ББП 11 и 12.

Таким образом, информация управления начинает циркулировать по элементам памяти ББП 11 и 12 под действием тактовой частоты с делителя 42, параллельно воздействуя на БДИ 5.

При соответствующем увеличении уровня входного сигнала устройство Зц синхронизации переключается с выдачи информации управления иэ ББП 11 и

12 на работу по импульсам управления, которые с выхода цифрового интеграо тора 2 воздействуют на БДИ 5 и парал- 40 лельно вводятся в память БОП 2 и 8.

При этом второй дополнительный блок

15 элементов И блокируется сигналом с дополнительного выхода аналиэато" ра 19. 45

Формула, Из обре те ния

1..устройство синхронизации, содержащее последовательно соединенные б0 генератор опорной частоты, блок добавления-исключейия импульсов, делитель частоты, фазовый дискримина,тор, цифровой интегратор и блок элементов И, последовательно соединенные анализатор уровня входного сигнала и управляющий блок, второй вход которого подключен к выходу делителя частоты, а также коммутатор, причем

503 6 вход анализатора уровня входного сйгнала и выход делителя частоты являются соответственно канальным входом и выходом устройства, о т л и ч а— ю щ е е с я тем, что, с целью увеличения времени удержания синхронизма при перерывах в канале связи между подвижным и стационарным объектами, введены последовательно соединенные первый дополнительный блок элементов И и первый блок элементов

ИЛИ, последовательно соединенные первый блок буферной памяти, дополнительный коммутатор, второй дополни» тельный блок элементов И и второй блок элементов ИЛИ, первый и второй выходы которого подсоединены соответственно к первому и второму коррекционным входам блока добавления-исключения импульсов, а также первый и второй блоки оперативной памяти, информационные входы которых подключены соответственно к первому и второму выходам блока элементов И, второй блок буферной памяти и генератор

М-фазного сигнала, при этом первый и второй выходы блока элементов И подсоединены соответственно к третьему и четвертому входам второго блока элементов ИЛИ, пятый и шестой входы которого подключены соответственно к второму и первому выходам первого дополнительного блока элементов И, первый, второй и третий входы которого подключены соответственно к выходам первого и второго .. блоков оперативной памяти и первому выходу управляющего блока, второй, третий и четвертый выходы которогоподсоединены соответственно к входу генератора М-фазного сигнала, объединенным тактовым входам первого и второго блоков оперативной памяти и второму входу второго дополнительного блока элементов И, третий и четвертый входы которого подключены соответственно к дополнительному выходу анализатора уровня входного.,сигнала и выходу коммутатора,,информационные входы которого подключены к соответствующим выходам второго блока буферной памяти, выходы генератора

М-фазного сигнала подсоединены к со.ответствующим управляющим входам коммутатора и дополнительного коммутатора, объединенные тактовые входы и информационные входы первого и вто рого блоков буферной памяти подключе-. ны соответственно к третьему выходу

1462503

Составитель В.Орлов

Техред М. Ходанич Корректор А.Обручар

Редактор Л.Пчолинская

Заказ 738/57 Тираж 627 Подписное

ВНИИПИ Государственного комитета по и- обретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 управляющего блока и второму и первому выходам первого блока элементов ,ИЛИ, третий и четвертый входы которого подключены соответственно к второму и первому выходам второго дополнительного блока элементов И, дополнительный выход генератора опорной частоты подсоединен к дополнительному тактовому входу блока добавления-вычитания импульсов и третьему входу управляющего блока, первый вход которого подключен к третьему входу блока элементов И, а дополнительный выход делителя частоты подсоединен к первому дополнительному входу фазового дискриминатора, причем второй дополнительный вход фазового дискриминатора является входом синхросигнала устройства.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что управляющий блок содержит последовательно соединенные датчик скорости движения 25 объекта, первый элемент И, первый счетчик импульсов, первый RS-триггер, второй элемент И, первый элемент ИЛИ, регистр сдвига, второй элемент ИЛИ, второй счетчик импульсов, второй

RS-триггер и третий элемент И, выход которого подсоединен к второму входу второго элемента ИЛИ, последовательно соединенные делитель частоты н четвертый элемент И, выход которого подсоединен. к второму входу первого элемента ИЛИ и информационному входу регистра сдвига, инверсный выход первого RS-триггера подсоединен ко второму входу первого элемента И и второму входу четвертого элементаИ, первый вход которого подключен к второму входу третьего элемента И, причем объединенные R-вход первого

RS-триггера и S-вход второго RS-триггера и вход делителя частоты являются соответственно первым и вторым выходами управляющего блока, прямой и инверсный выходы второго RS-триг- . гера, выходы третьего элемента И н делителя частоты являются соответственно первым, четвертым, вторым и третьим выходами управляющего блока.