Устройство для вычисления полинома @ -й степени

Устройство для вычисления полинома @ -й степени

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть применено в специализированных вычислителях . Целью изобретения является упрощение устройства. Устройство содержит элементы И 1 первой группы , элементы И 2 второй группы, эле менты ИЛИ 3 группы, первый 4 и второй 5 блоки памяти, регистр 6j первый элемент ШШ 7, элементы ИВ,, третьей группы, первый сумматор 9,счетчик 10, дешифратор 115третий блок 12 памяти, коммутатор 13, второй сумматор 14, элементы И-15 четвертой группы, элементы задержки 16-20 соответстБенно с первого по пятый, второй элемент ИЛИ 21. Устройство функционирует , вычисляя полином П-Й степели на основе формулы Горнера. 1 ил. ffg ПуСХ (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

{191 (11) (51}4 G 06 F 7/544! .Ь! !! .!; 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4275574/24-24 (22) 01.07.87 (46) 07.03.89. Бюл. № 9 (71) Ереванский политехнический институт им. К.Маркса (72) К.Ж.Цатрян и Г.Ж.Цатурян (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 885997, кл. G 06 F 7/544, 1980.

Авторское свидетельство СССР № 1 1401 15> KJI С 06 F 7/544, 1985. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ПОЛИНОМА и-Й СТЕПЕНИ (57) Изобретение относится к области вычислительной техники и может быть применено в специализированных вычислителях. Целью изобретения является упро:цение устройства. Устройство содержит элементы И 1 первой группы, элементы И 2 второй группы, элементы ИЛИ 3 группы, первый 4 и второй " блоки памяти, регистр 6,,первый элемент ИЛИ 7, элементы И 8, третьей группы, первый сумматор 9,счетчик 10, дешифратор 11,третий блок

12 памяти, комм,та-.îp 13, второй сумматор 14, элементы И 15 четвертой группы, элементы задержки !6-20 соответственно с первого по пятый, второй э:,емент ИЛИ 21. Устройство функционирует вычисляя поливом и-й степе;и! н=. основе формулы Горнера. ил, 1464156

Изобретение относится к вычислительной технике и может быть применено в специализированных вычислителях.

Ф 5

Цель изобретения — упрощение устройства.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит элементы И 1 .первой гоуппы, элементы И 2 второй группы, элементы ИЛИ 3 группы, первый блок 4 памяти, второй блок 5 памяти, регистр 6, первый элемент

HJIH 7, элементы И 8 третьей группы, первый сумматор 9, счетчик 10, дешифратор 11, третий блок 12 памяти, коммутатор 13, второй сумматор 14, элементы И 15 четвертой группы,элементы 16-20 задержки соответственно с первого по пятый и второй элемент

ИЛИ 21.

Устройство функционирует следующим образом. 25

Вычисление полинома реализуется по следующему алгоритму:

10 дачу значения А с выходов первого

30 .сумматора 9 на адресные входы перво (log ао + 1оИ х) +

35 где и — степень многочлена; х — аргумент многочлена; а (m = О,...,n) — действительные коэффициенты.

Сигнал ""Пуск" подается на вторые входы элементов И 1 первой группы и разрешает прием коэффициента а, с входом устройства через элементы

И 1 и элементы ИЛИ 3 группы на адрес-45 ные входы первого блока 4 памяти.

Затем по значению а, из первого блока 4 памяти выбирается значение логарифма log 1IpoHpH через первый элемент ИЛИ 7, подается также на первые входы элементов

И 2 второй группы и разрешает передачу значения log х из регистра 6

40 и и-1

Р(х) = ах +а,х +. ° .+

+ а„= (...ехр (1од (ехр х

+ а ) + log „+, °,+ ап) через элементы И 8 на входы второго слагаемого сумматора 14, в котором вычисляется сумма (log а +

+ 1о8 х). После этого по полученной сумме из третьего блока 12 памяти выбирается значение экспоненты ехр2 (log a + log х) и посылается на входы второго слагаемого сумматора 9. Одновременно с этим значение степени и после задержки в третьем элементе 18 задержки с входа степени устройства подается в счетчик 10. B соответствии этому значению счетчика 10 на и-м выходе дешифратора 11 формируется сигнал, который подается на управляющие входы коммутатора 13, разрешает передачу коэффициента а, на входы первого слагаемого первого сумматора 9, в котором вычисляется сумма

А = ехрд (log + log x) + a, Затем сигнал с п-ro выхода дешиф,.ратора 11, пройдя через второй элемент ИЛИ 21, после задержки в четвертом элементе 19 задержки подается на вторые входы элементов И 15 четвертой группы и разрешает перего блока 4 памяти, откуда выбирается значение логарифма log- А и посы2 лается на входы первого слагаемого второго сумматора 14. Одновременно с этим сигнал с и-го выхода дешифратора. 11, пройдя через второй элемент ИЛИ 21, и после задержки на первом элементе 16 задержки, пройдя через первый элемент ИЛИ 7, подается также на вторые входы элементов

И 2 второй группы и разрешает передачу значения log х из .регистра 6 и на входы второго слагаемого второго сумматора 14. Во втором сумматоре 14 вычисляется сумма, соответственно которой из третьего блока 12 памяти выбирается значение экспоненты

exp<(log А + log x) и посылается на входы второго слагаемого первого сумматора 9. Сигнал с п-ro выхода дешифратора 11, пройдя через второй .элемент ИЛИ 2 1, после задержки в пятом элементе 20 задержки подается также на вход вычитания единицы счетчика 10 и в нем получается значение (n-1), соответственно кото-. рому на (и-1)-м выходе дешифратора

11 формируется сигнал. Этот сигнал подается на управляющие входы ком1464156 мутатора 13 и разрешает передачу коэффициента а на входы первого слагаемого первого сумматора 9, в котором вычисляется сумма В

= ехр-(1о А + log х) + а . После этого сигнал с (п-1)-го выхода дешифратора 11 после задержки на. первом элементе 19 задержки подается на вторые входы элементов И 15 четвертой группы и разрешает передачу значения В с выходом первого сумматора 9 на адресные входы первого блока 4 памяти. По значению В из первого блока 4 выбирается значение логарифма logzB и посылается на входы первого слагаемого второго сумматора 14. Одновременно с этим сигнал с (n-1)-го выхода дешифратора 11 подается также на вторые входы элементов И 2 второй группы и разрешает передачу значения log x из регистра 6 на входы второго слагаемого второго сумматора 14, в котором вычисляется сумма (log B +

+ log x), соответственно которой из

2 (третьего блока 12 памяти выбирается значение экспоненты expz(log В +

+ log х) и посылается на входы вто- . г рого слагаемого первого сумматора 9.

Сигнал с (и-1)-го выхода дешифратора 11 подается также на вход вычитания единицы счетчика 10 и в нем получается значение (n-2), соответ- . .ственно которому на (n-2) выходе дешифратора 11 формируется сигнал.

Далее повторяется процесс, аналогичный описанному, пока в счетчике 10 не получается единица. При этом значении счетчика 10 на первом выходе дешифратора 11 формируется сигнал, который подается на управляющий вход коммутатора 13 и разрешает передачу коэффициента а„ на входы первого слагаемого первого сумматора 14, в котором вычисляется сумма P(x) (...ехр (1од В + logzx)+...+ а„), т.е. вычисляется многочлен. Этот же сигнал с первого выхода дешифратора 11 после задержки подается на вход вычитания единицы счетчика 10 и в результате вычитания единицы в счетчике 10 получается "0". Этому значению счетчика 10 соответствует сигнал на нулевом выходе дешифратора 11, который подается на управляющие входы коммутатора 13 и разрешает передачу содержимого P(x) на входы устройства. формулаизобретения

Устройство для вычисления полинома и-й степени, содержащее два блока памяти, два сумматора, счетчик, дешифратор, коммутатор, регистр и первый элемент задержки, причем выход счетчика соединен с входом дешиф10 ратора, выходы с первого по и-й дешифратора соединены с управляющими входами коммутатора, выходы которого соединены с входами первого слагаемого первого сумматора, о т л и ч а—

15 ю щ е е с я тем, что, с целью упрощения, устройство содержит третий блок памяти, четыре группы элементов

И, группу элементов ИЛИ, элемент ИЛИ, пять элементов задержки, причем входы старшего коэффициента полинома устройства соединены с первыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ группы, выходы

25 которых соединены с адресными входаI ми первого блока памяти, выходы которого соединены с входами первого слагаемого второго сумматора, входы второго, слагаемого которого соединены с выхода30, ми элементов И второй группы, первые входы которых соединены с выходами реги стра, информационные входы которого ,соединены с выходами второго блока памяти, адресные входы которого соединены с входом аргумента устрой35 ства, вход запуска которого соединен с вторыми входами элементов И первой группы, и с первым входом первого элемента ИЛИ, выход которого соединен с вторыми входами элементов И второй группы, второй вход первого элемента ИЛИ соединен через первый элемент задержки с выходом второго элемента ИЛИ, входы которо45 го соединены с выходами соответственно с первого по и-й дешифратора, первый выход дешифратора через второй элемент задержки соединен с вычитающим входом счетчика, вход записи которого соединен через тре УЪ

50 тийэлемент задержки с входом показателя полинома и устройства, выход признака нулевого состояния дешифратора соединен с первыми входами ,элементов И третьей группы, выходы

55:которых соединены с выходом резуль.тата устройства, вторые входы элемен, тов И третьей группы соединены с первыми входами элементов И четверI

156

Составитель С.Куликов

Редактор Н.Яцола Техред Л.Олийнык Корректор В.Романенко

Заказ 825/51 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035„ Москва,. Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент"„ г.ужгород, ул. Гагарина,101

5 1464 той группы, выходы которых соединены с вторыми входами элементов ИЛИ группы, вторые входы элементов И четвертой группы соединены через четвертый элемент задержки: с входами пер5 вого и пятого элементов задержки и выходом второго элемента ИЛИ, выход пятого элемента задержки соединен с вычитающим входом счетчика, выходы второго сумматора соединены с адресными входами третьего блока памяти, выходы которого соединены с вхо" дами второго слагаемого первого сумматора, входы младших коэффициентов полинома соединены с соответствующими информационными входамИ коммутатора.