Устройство нисневича для контроля двоичной информации

Устройство нисневича для контроля двоичной информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и технике приема передачи сообщений и может применяться для повышения достоверности приема последовательной информации Цель изобретения - повышение достоверности приема последовательной информации . Устройство содержит регистр 1, генератор 2 синхронизирующих импульсов , регистр 3 сдвига, буферный регистр 4, дешифратор 5, делитель б импульсов, счетчик 7 импульсов, триггеры 8-10, элементы И 11-14 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, -группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16. 1 ил. .

СОЮЗ С0ВЕТСННХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 Н 03 М 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHRM

ПРИ ГКНТ СССР (21) 4280403/24-24 (22) 07.07.87 (46) 07.03.89. Бюл. № 9 (75) М.С.Нисневич (53) 681.325(088,8) (56) Гивоне Д., Россер P. Микропроцессоры и микрокомпьютеры. Вводный курс. — М.: Мир, 1983, с. 386-391, рис. 9.27. (54) УСТРОЙСТВО НИСНЕВИЧА ДЛЯ КОНТРОЛЯ ДВОИЧНОЙ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и технике приема

„„SU„„3464294 А1 передачи сообщений и может применяться для повышения достоверности прие-, ма последовательной информации. Цель изобретения — повышение достоверности приема последовательной информации. Устройство содержит регистр 1, генератор 2 синхронизирующих импульсов, регистр 3 сдвига, буферный регистр 4, дешифратор 5, делитель б импульсов, счетчик 7 импульсов, триг геры 8-10, элементы И 11-14, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 15,1 группу элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 16 1 ил»

1464294

40 M bH

t

1

Изобретение относится к вычислительной технике и технике приема передачи данных и может применяться для повышения достоверности приема последовательной информации.

Цель изобретения — повышение достоверности приема последовательной информации.

На чертеже представлена функцио,нальная схема устройства для приема информации.

Устройство для контроля двоичной информации содержит регистр 1, синх,,ронизатор 2, регистр 3 сдвига, бу ферный регистр 4, дешифратор 5, де дитель 6 импульсов, счетчик 7 импульсов, триггеры 8-10, элементы

iH 11,-14„ элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16.

Устройство работает следующим образом. ! ! Последовательный код входной ин1 формации поступает с буферон-согла сователей дифференциального канала (не показаны) на прямой и инверсный входы устройства. В состоянии ожида ния приема информации на выходе пере( полнения счетчика 7 будет уровень огической единицы. Уровень логичес(кой единицы на прямом входе подтверает состояние ожидания устройст Ва. Стартовый бит (уровень логическо:ro нуля на прямом входе) раэблоки;,рует работу делителя 6 и в случае достаточной длительности (более по( повины заданной длительности импульIca одного бита) устройство начинает прием последовательной информации

Ie регистр 3. Каждый принятый бит

: одсчитывается в счетчике 7 и когда их число превысит заданное, на выходе переполнения счетчика 7 пояВится уровень логической единицы.

Если передаваемая последовательность завершена, уровень логической единицы на прямом входе подтвердит зто, через элемент 11 блокируется работа делителя 6 и прием информации

Прекратится до появления нового стартового бита.

Передний фронт сигнала переполнения установит D-триггер 9 в единичное состояние и, если D-триггер 8 сброшен, импульс с выхода генератора 2 через элемент И 12 запишет в регистр 4 выдаваемую на выходы информацию. При этом тот же импульс

Записи с выхода элемента сбросит

D-триггер 9 и устанонит в единичное состояние D-триггер 8. Уровень логической единицы на выходе триггера

8 является признаком заполнения буфера. D-триггер 8 сбросится только после прихода строба очистки буфера по его третьему входу, подтнерждающему перезапись содержимого регистра 4 во внешнее устройство, после чего. уровень логической единицы с инверсного выхода 0-триггера 8 разрешит. запись в регистр 4 новой информации.

Контроль информации по модулю два и ее исправление производятся следующим образом.

Импульсы приема информации с выхода делителя 6 поступают на элемент

И 13, н случае, если принимается единица, проходят на синхровход счетного Т-триггера 10. Если число единиц в принимаемой последовательности нечетно, на выходе Т-триггера

10 будет уровень логической единицы, свидетельствующий об отсутствии ошибки четности (этим осуществляется контроль четного по модулю два), т.е. на выходе Т-триггера 10 устанавливается уровень логического нуля, который разблокирует работу дешифратора 5.

Ошибочный бит в предлагаемом устройстве выявляется путем сравнения логических уровней с прямого и инверсного информационных входов устройства на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ

t5. Если уронни совпадают, то это признается ошибкой, так как в норпротивоположных уровней, т. е. не совпадать. Момент совпадения стробируется на элементе И 14 импульсом приема информации с выхода делителя.

6 и в регистр записывается код номера принятого бита информации. Этот код разблокированным дешифратором

5 преобразован в управляющий потенциал на соответствующем выходе, что приводит к инвертированию логического уровня ошибочного бита в регистре

3. На вход регистра 4 с выходов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16 поступают уже исправленная, вЖста" новленная информация.

В случае отсутствия ошибок при приеме или искажении уровня на инверсном входе восстановления не требуется. Поэтому уровень логической

1464294

Составитель С.Берестевич

Техред Л.Олийнык Корректор И.Муска

Редактор Н . Рог улич

Заказ 833/58 Тираж 879 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина,101 единицы с выхода Т-триггера 10 заблокирует работу дешифратора 5 и принятая информация с выходов регистра

3 без изменений записывается в регистр 4.

Устройство не может исправлять более одной ошибки в посылке.

Формула изобретения 10

Устройство для контроля двоичной информации, содержащее ге нера тор синхронизирующих импульсов, выход которого соединен с первыми входами делителя импульсов и первого элемен- 15 та И, выход которого соединен с первыми входами первого и второго триггеров и буферного регистра, выходы разрядов которого являются информационными выходами устройства, ин- 20 версный выход первого триггера и прямой выход второго триггера соединены соответственно с вторым и третьим входами первого элемента И,, первые входы второго элемента И и 25 регистра сдвига объединены и являют- ся первым информационным входом устройства, выход второго элемента

И соединен с вторым входом делителя импульсов, счетчик импульсов, первый 30 выход которого соединен с вторыми входами второго элемента И и второго триггера, выход делителя импульсов соединен с первым входом третьего элемента И, второй вход первого триг- З гера подключен к шине сигнала логической единицы, третий вход первого триггера является управляющим входом устройства, прямой выход — управляющим выходом устройства, о т л и ч а- 4р ю щ е е с я тем, что, с целью повышения достоверности устройства, в него введены элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый элемент И, третий триггер, регистр, дешифратор и группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с соответствующими вторыми входами буферного регистра, выходы разрядов регистра сдвига соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вход счетчика им» пульсов соединен с выходом делителя импульсов, вторые выходы счетчика импульсов соединены с первьми входами регистра, выходы разрядов которого соединены с первыми вхьдами дешифратора, выходы которого соединены с . соответствующими вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, первые входы четвертого элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ объединены с первым входом регистра сдвига, вторые входы четвертого элемента И и регистра сдвига объединены и соединены с выходом делителя импульсов, выход четвертого элемента И соединен с первым входом третьего триггера, второй вход которого объединен с вторым входом регистра и подключен к выходу второго элемента И, выход третьего триггера соединен с вторым входом дешифратора, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является вторым информационным входом устройства, выход соединен с вторым входом третьего элемента И, выход которого соединен с третьим входом регистра, третий вход второго триггера соединен с шиной сигнала логической единицы.