Устройство для измерения ортогональных составляющих сигнала

Устройство для измерения ортогональных составляющих сигнала

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использа вано в измерительной технике с применением цифровой фильтрации, в системах испытания электрических машин. Цель изобретения - повышение быстродействия . Цель достигается введением в устройство блока 7 преобразования, выполняющего раздельное формирование переменной и постоянной составляющих входного сигнала, блоков 9, Ю, П постоянной памяти. Последние управляются адресами с кольцевого счетчика 8, в которых хранятся и считываются соответственно адресам коэффициенты дискретных значений ортогональных составляющих . Блок 14 задержки обеспечивает необходимую последовательность работы регистров 12 и 13 и сумматоров 5 и 6, в которые выводится ргнформация об ортогональных составляющих сигнала. Устройство содержит также генератор 1 эталонной частоты, де- ..литель 2 частоты с переменным коэффи- - циентом деления и блоки 3 и 4 уменьшения . 3 з.п. ф-лы, 4 ил. i

союз советсних социАлистичесних

РЕСПУБЛИН (51) 4 G 01 R 25/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСНОМЪ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬГИЯМ

ПРИ ГКНТ СССР (21) 4214823/24-21 (22) 25.03.87 (46) 15.03,89. Бюл. ¹ 10 (71) Пермский политехнический институт (72) С. В. Поносов, М. Я. Кривицкий и В. Ф. Никитюк (53) 621. 317. 373(088. 8) (56) Авторское свидетельство СССР № 1211668, кл. 6 01 R 25/00, 1984.

Смеляков В. B. Цифровая измерительная аппаратура инфранизких частот.

М.: Энергия, 1975, с. 12, рис. 11. (54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ОРТОГОНАЛЬНИХ СОСТАВЛЯЮЩИХ СИГНАЛА. (57) Изобретение может быть испольэавано в измерительной технике с применением цифровой фильтрации, в системах испытания электрических машин.

Цель изобретения — повышение быстро-

„,SU„„È658O9 И действия. Цель достигается введением в устройство блока 7 преобразования, выполняющего раздельное формирование переменной и постоянной составляющих входного сигнала, блоков 9, 10, 11 постоянной памяти. Последние управляются адресами с кольцевого счетчика

8, в которых хранятся и считываются соответственно адресам коэффициенты дискретных значений ортогональных составляющих. Блок 14 задержки обеспечивает необходимую последовательность работы регистров 12 и 13 и сумматоров 5 и 6, в которые выводится информация об ортогональных составляющих сигнала. Устройство содержит также генератор 1 эталонной частоты, де- . литель 2 частоты с лерененным конефи- Q) циентом деления и блоки 3 и 4 уменьшения. 3 s.ï. ф-лы, 4 ил.

1465809

Изобретение относится к измерительной технике с применением цифровой фильтрации и может быть использовано в автоматизированных системах испытаний электрических машин переменного тока и в других областях техники, где требуется информация об амплитудах и фазовых сдвигах сигналов.

Цель изобретения — повьппение быстр одей ст вия .

На фиг. 1 представлена структурная схема устройства; на фиг, 2 структурная схема блока преобразования; на фиг. 3 - структурная схема усредняющего аналого-цифрового преобразователя, на фиг. 4 — структурная схема блока интегрирования.

Устройство для измерения ортогональных составляющих сигнала содержит генератор 1 эталонной частоты, делитель 2 частоты с переменным коэффициентом деления, блоки 3 и 4 умножения, накапливающие сумматоры 5 и

6, блок 7 преобразования, кольцевой счетчик 8, блоки 9-11 постоянной памяти, регистры 12 и 13 и блок 14 за1 держки, причем выход генератора 1 эталонной частоты соединен с первым входом делителя 2 частоты с. переменным коэффициентом деления, выходы блоков 3 и 4 умножения подсоединены к информационным входам накапливающих сумматоров 5 и 6, первый вход уст ройства является информационным входом блока .7 преобразования, второй информационный вход которого является вторым входом устройства и соединен с вторым входом делителя 2 частоты, выход которого подключен к входу кольцевого счетчика 8 и первому входу управления блока 7 преобразования, второй вход управления

11 tl . которого соединен с выходом Сброс кольцевого счетчика 8, адресный выход которого связан с входами блоков .9-11 постоянной памяти., выходы блоков 9 и 10 постоянной памяти соединены с первыми входами блоков 3 и 4 умножения, вторые входы которых соединены с первым выходом блока 7 преобразования, выход блока 11 постоянной памяти подключен к входам управления регистров 12 и 13 и через блок

14 задержки к входам управления накапливающих сумматоров 5 и 6, выходы которых соединены с информационными входами регистров 12 и 13, соответственно, выходы которых являются первым и вторым .выходом устройства, а второй выход блока 7 преобр аз ов ания является третьим выходом устройства.

Блок 7 преобразования предназначен дпя раздельного формирования усредненных во времени сигналов пере.менной и постоянной составляющих и содержит усредняюший аналого-цифровой преобразователь (AIIIl) 15, накапливающий сумматор 16, блок 17 вычитания, регистр 18, блок 19 задержки, блок 20 деления и блок 21 хранения

15 параметра, причем первый и второй информационные и первый вход управления блока 7 преобразования являются соответственно первым и вторым информационными и входом управления ус20 редняющего АЦП 15, выход которого соединен с информационным входом накапливающего сумматора 16 и прямым входом блока 17 вычитания, выход которого является первым выходом бло25 ка 7 преобразования, второй вход управления которого соединен с входом управления регистра 18 и через блок

19 задержки с входом управления накапливающего сумматора 16, выход ко30 торого соединен с информационным входом регистра 18, выход которого является вторым выходом блока 7 преобразования и соединен с входом числителя блока 20 деления, выход которого соединен с инверсным входом блока 1.7 вычитания, а вход знаменателяс выходом блока 21 хранения параметра и с третьим информационным входом усредняющего АЦП 15.

40 АЦП 15 предназначен для формирования сигнала, равного интегралу измеряемого сигнала на заданном промежутке времени, деленному на этот промежуток времени, и содержит блоки 22 и 23

45 интегрирования, источник 24 опорного напряжения, счетный триггер 25, логи.ческий элемент НЕ 26, логический элемент ИЛИ 27, измеритель 28 временных интервалов, блоки 29 и 30 деления, блок 31 хранения параметра и блок 32 вычитания, причем первый информационный вход усредняющего АЦП 15 соединен с первыми информационными входами блоков 22 и 23 интегрирования, . 55 вторые информационные входы которых подсоединены к выходам источника 24 опорного напряжения, вход управления усредняющего АЦП 15 соединен с входом счетного триггера ?5, выход ко146580 торого подключен к входу управления блока 22 интегрирования и через логический элемент НЕ 26 - к входу управления блока 23 интегрирования, выход которого соединен с первым входом логического элемента ИЛИ 27, второй вход которого связан с выходом блока

22 интегрирования, а выход - через измеритель.28 временных интервалов . щ с входом числителя блока 29 деления, вход знаменателя которого является вторым информационным входом усредняющего АЦП 15, третий информационный вход которого является входом знаме- 16 нателя блока 30 деления, вход числителя которого соединен с выходом блока 3! хранения параметра, а выход блока. 30 деления связ.ан с инверсным входои блока 32 вычитания, прямой 20 вход которого соедйнен с выходом блока 29 деления, а выход является выходом усредняющего АЦП 15.

Блок 22 интегрирования предназначен для формирования импульса, дли-.тельность которого пропорциональна интегралу (на заданном временном промежутке) суммы двух сигналов: сигна-. ла, пропорционального измеряемому, и некоторого постоянного сигнала, 30 и содержит масштабирующий сумматор 33, ключи 34 и 35, интегратор 36, компаратор 37, логические элементы 2И-НЕ

38 и 39, логический элемент НЕ 40 и логический элемент И 41, причем -первый информационный вход: блока 22 интегрирования является первым входом масштабирующвго сумматора 33, выход которого соединен с информационным . входом ключа 34, выход которого свя- 40 зан с первым информационным входом . интегратора 36, второй информационяай вход блока 22 интегрирования подключен к второму входу масштабирующего сумматора 33 и информационному . 4б входу ключа 35, выход которого соединен с вторым информационным входом интегратора 36, выход которого связан через компаратор 37 с первым входом логического элемента 2И-НЕ 38, б0 выход которого соединен с входом об-. нуления интегратора 36 и первым вхо.дом логическоro элемента 2И-НЕ 39, второй вход которого подключен к выходу логического элемента НЕ 40 и первому входу логического элемента И

41, второй вход которого соединен с выходом логического элемента 2И-HK

39 и вторым входом логического зле».

4 мента 2И-HE 38, а выход логического элемента И 41 является выходом блока 22 интегрирования и соединен с входом управления ключа 35,.вход уп" равления блока 22 интегрирования связан с входом управления кяюча 34 и входом логического элемента НЕ 40.

Устройство работает следующим образом.

Устройство позволяет измерять параметры А,, А, С„. сигнала U„:

U =А cosgt+AlsinQt+C 1 (.

Ci) =2вЕ=2в/Т, где Я вЂ” круговая частота сигнала Uz, f — частота сигнала U„;

Т вЂ” период сигнала U

Сигнал, пропорциональный постоянной составляющей С„, устанавливается на втором выходе блока 7 преобразования. На первом выходе указанного блока 7 преобразования в течение периода Т последовательно устанавли" ваются ш сигналов: U, U,...,U где m =const,m 3. Период T разделен Hà m равных част.ей и на каждом

i-м интервале (i l,ø) сформированный сигнал U. пропорционален величине

< среднего за предыдущий интервал времени сигнала (Ц„-С„), т. е. переменной составляющей сигнала U„, Величина U; формируется в соответствии с формулой: т.

ill (U„-С„)а, i-1,m, — (1-i) т Т\ где К вЂ” коэффициент пропорциональности, Тогда согласно формуле для 0»

К А . 2Ф . 21

U — - (sin — ° 1-s in — 0)+

Т(Q m ш

Ад W 2н

+ - (-cos — 1+сов — О) А ° P +

Я

+А Р<

К1 Ant, . 2i.. 2Г .

U - (--(si:n — i-sin — (i-1))+

Т(О m

А 27, 27 .

+ - (-cos — i+cos "-(i-1)) =А Р

И

+A Р;; i l ml tа °

К ГАФ . 2в . 2»

Ц - (— (sin — m-si.n — (m-1) )+

Т

Ав 2а 2н

+ — (СОВ ш+С08 (m-I )1 A P +

Я ш ф TTI I

+А Р„, z.

1465809

Подстрочный индекс у левых частей приведенных ш уравнений считается номером уравнения, К . 2«< .. 2«<

Р = - (sin — i-sin — (х-l )), i=1,m, )< 2««m ш

К 2«<, 2«« °

P = -д(-cos — i+cos — (i-1) ), i=1,m.

«л- 2х ш ш

10 где P Р— постоянные коэффици« ° < «««Х енты.

Указанные ш уравнений образуют систему уравнений с двумя неизвестными Ао, и А, которую можно разбить на и подсистем, содержащих соответственно по п„,п,,...,п„уравнений с последовательными номерами уравнений внутри одной подсистема.

В общем случае числа и (j =I,п) могут быть не равны между собой, но и 2 для всех j=l n. Кроме того, каждое из уравнений входит только в одну из подсистем уравнений, т.е. вы полняется тождество:

20

25 и +n +... + n ÷ï.

< ° Ф °

Решая каждую j-ю подсистему из и уравнений, определяют А, и А1.

Рассмотрим для примера решение первой подсистем) из и, уравнений: 30

U, =А, ° Р„+A/ ° Р«д;

О =А«. Р «+Ay Ра, »

U„, =А,< ° Р„,,+А 1х Р„, Данную систему уравнений можно приближенно решить с помощью метода наименьших квадратов. При этом в решении обеспечивается сглаживание шума измерений, а решение записывает- 40 ся в виде:

)C<, С< ° ° ° C< ) .

Ag =С< « U<+С< < U +- ° ° +С<,««< U<<» 1

A(-С,,П<+С .т U,+ ° ° ° +С,;U„, где А,А - значения А < и А в пер45

< « ной подсистеме уравнений

Постоянные коэффициенты С » „ С (i=1,nl ) рассчитываются согласно следующему матричному уравнению:

C,=(Р, P) Р,, где С - прямоугольная матрица размер< ности (2 х и, );

P, - прямоугольная матрица размерности (п, «2); 55

Т - символ транспонирования.

I?<, Р, I l «Par

P =

o ° ° ° ° °

1 «<,«Р«««,х

Аналогично решается )-я подсистема уравнений;

<) «,««+«<«» <.«<«z х+ <,«+««) «««««1 (3) у«««»«<«+«2ktg «+д ° ° g,K»nj K+««) « где (К+1) - номер первого уравнения в j-й подсистеме уравнений, содержащей п) уравнений, А<,, А«х. значения А,< и А в j-й подсистеме уравнений.

Постоянные коэффициенты С,;, С

i= (К+1), (К<.п) ) р ассчитываются согласно матричному уравнению:

С;=(Р . Р)) Р, где С вЂ” прямоугольная матрица раз) мерности (2 «n );

P. — прямоугольная матрица размерности (n «2).

Причем K+nÄ . В алгоритме используется 2m констант . C», С, « «

i=I,m.

Таким образом, описанный алгоритм позволяет повысить быстродействие— получать информацию о Ао< и А> в течение периода в п раз чаше, чем в прототипе.

Описанный алгоритм обеспечивается в устройстве следующим образом.

На первь<й информационный вход блока 7 преобразования поступает измеряемай сигнал U)<, а на второй информационный вход блока 7 преобразованиякод периода Т измеряемого сигнала, Указанный сигнал поступает также и на второй вход делителя 2 частоты, задавая его коэффициент деления.

На первый вход делителя 2 частоты поступает последовательность сигналов с частотой f, с выхода генератора 1 эталонной частоты. При этом на выходе делителя 2 частоты формируется последовательность импульсов с частотой

1 жЯ К с (f е К ) о ««Т << где К„- коэффициент пропорциональности, Таким образом, сигналы с выхода делителя 2 частоты, поступающие на первый вход управления блока 7 преоб «».

1465809 разования, имеют частоту, пропорциональную частоте измеряемого сигнала.

Параметры f и К„подбирают так, чтобы fo К„=чп, т.е. чтобы К ш1: ..

Кольцевой счетчик 8 выполнен как счетчик с модулем ш. После каждой группы сигналов иэ ш импульсов, т.е. в конце периода измеряемого сигнала, на выходе "Сброс" кольцевого счетчи- 10 ка 8 вырабатывается импульс, который подается на второй вход управления блока 7 преобразования.

Кы".дый из блоков 10 и 11 постоянной памяти и счетчик 8 имеет по ш 15 входных адресов и Ito ш соответствующих ячеек памяти. В течение периода

Т измеряемого сигнала на адресном выходе кольцевого счетчика 8 последовательно устанавливаются все ш ад- 20 ресов. На выходах блоков 9-11 устанавливаются при этом сигналы, запи" санные в соответствующие ячейки памяти.

В блоке 9 постоянной памяти запи- 25 саны в порядке следования адресов следующие сигналы: С... С»д,...,С,,„,. В блоке 10 постоянной памяти записаны в порядке следования адресов сигналы

С,,С,,...,С . p блоке 11 настоян- 30 ной памяти записаны сигналы, управ.ляющие работой выходных регистров

12 и 13 и накапливающих сумматоров

5 и б, таким образом, что на первом временном интервале в каждой из указанных и групп временных интервалов иа выходе блока 11 устанавливается сигнал "l". В остальных случаях на выходе блока 11 постоянной памяти сигнал "0". 40

В течение периода Т на нервом выходе блока 7 преобразования последовательно устанавливаются сигналы

Ц,,U ...,U, каждый иэ которых в блоках 3 и 4 умножается на.сигналы С,»,, С ; (i=1,m), т. е. последовательно дермируются произведения (U, С,,» ) и (11» С ») 1 (U2 С»д) и (U< С .) ф,,, (11,„ С» ) и (11,„ С,„). Эти произведения накапливаются в сумматорах 5 и 6 50 в соответствии с приведенными формулами для А и Ар, и сигналы А и

А и раз в течение периода Т перепис»»ваются в регистры 12 и 13, т.е. Иа

13 первый и втоРой выходы устройства.

Причем переписывание информации прои и исхОдит IlpH появлении сигнала 1 на выходе блока 11 постоянной памя- . ти. Далее с задержкой времени, соэдаваемой блоком 14, накапливающие сумматоры 5 и 6 обнуляют свое содержание, после чего они начинают новое накопление информации.

Блок 7 преобразования работает следующим образом

На первый информационный вход усредняющего АПП 15 поступает измеряемый сигнал U„, на второй информационный вход — сигнал периода Т измеряемого сигнала, а на третий информаци" онный вход - сигнал пропорциональный параметру ш, с выхода блока 21 хранения параметра. На вход управления усредняющего АЦП 15 поступают импульсные сигналы с частотой f f. При этом на выходе усредняющего АЦП 15 последовательно устанавливаются за период Т измеряемого сигнала Utt сиг»»альi U(s ю, ° ° jU»- ° ° °,Ъ, tIpHqeM

»5,» Ю.7 Ю, ° »,щ щ

»Ю

К » -) т °

Сигналы U, ; (i=1,m) накапливаются в течение периода Т в сумматоре 16, т

К ( образуя сигнал U = - ) 1 „Jt который о переписывается в конце периода Т в регистр 18 по сигналу, поступающему на второй вход управления блока 7 преобразования, Далее с выдержкой времени, создаваемой блоком 19, содержимое сумматора 16 обнуляется и начинается новый цикл накопления информации, дпящийся в течение периода

Т. Согласно формуле для измеряемого сигнала U ñèãíàë U =К С„. Данный сигнал U< пропорциональный постоянной составляющей измеряемого сигнапа

U устанавливается на втором выходе блока 7 преобразования, т.е. на третьем выходе устройства, Указанные выше сигнапы U; (i=1,m) формируются в соответствии с формулой:

1» =Ц -Ц /m, с помощью блока 20 деления и блока

17 вычитания. Приведенная формула для ; (1 1 ш) верна, так как

mi

U ° — (U -С ) gt+ — С Ог.=

К К

»gg Т»» l» т х

«т(;,1 т »,,)

П + !! +11, /ш.

КС» ш

Сигналы U. (11,m) переменной составляющей измеряемого сигнала П„ устанавливаются на первом выходе блока

7 преобразования, 5

Усредняющий Anil 15 работает следующим образом.

Измеряемый сигнал С„ подается на первые информационные входы блоков

22 и 23 интегрирования. На вторые информационные входы указанных блоков

22 и 23 подается сигнал l Ä опорного напряжения с выхода блока 24. Указанные блоки 22 и 23 формируют импульсы, 1 продолжительность которых пропорциональна интегралу суммы двух сигналов: измеряемого и опорного, на заданном временном интервале. Причем опорное напряжение выбрано так, чтобы указанная сумма была одного знака при всех возможных изменениях измеря-. емого сигнала. Время интегрирования задается сигналами, поступающими на вход управления усредняющего АЦП 15, и равно периоду частоты указанных сигналов управления. Блоки 22 и 23

Осуществляют интегрирование (накопление информации) в то время, когда на их входах управления установлен сигнал "1". В противном случае блоки 22 и 23 переходят в режим считывания информации (режим формирования выходного сигнала) и затем в режим ожидания нового периода накопления инфор35 мации.. Счетный триггер 25 обеспечивает деление частоты сигналов управления пополам. При этом применение логического элемента НЕ 26 на входе управления одного из блоков интегрирования позволяет использоватЬ дпя измерения ортогональных составляющих сигнала всю информацию об измеряемом . сигнале без пропусков. В то время, когда на входе управления блока 22 и и интегрирования установлен сигнал 1 и блок 22 находится в режиме накопления информации, на входе управления блока 23 интегрирования установлен сигнал "0" и блок 23 находится в режиме считывания информации (формирование выходного сигнала) или в режиме ожидания. В то время, когда на входе управления блока 22 интегрирования установлен сигнал "0", блок 22 находится в режиме считывания инфор5S мации или в режиме ожидания. При этом на входе управления блока 23 установлен сигнал "1" и блок 23 находится в

9 10 режиме накопнения информации, Выходные сигналы блоков 22 и 23 интегрирования через логический элемент ИЛИ

27 подаются на вход измерителя 28 временных интервалов и преобразуются им в цифровой код. Причем так как блоки 22 и 23 поочередно находятся в режиме накопления и выдачи информации, то и сигнал Г на выходе измерителя 28 временных интервалов всегда соответствует формуле: т.

П„=К (и,++a, И t, — (i-(1 где i изменяется в течение периода

Тот l дош, С пОстОЯнный сигнал прОпОр циональный опорному напряжению U

Оп

Блок 29 осуществляет деление указанногр сигнала на сигчал периода

Т. На выходе блока 29 устанавливается сигнал т. щ1 т

Щ т . к 1 к

7 ) П,Д вЂ” С. 11-1 П. — (i-1j т

В блоке 31 хранится сигнал (КС ), который поступает на вход числителя блока 30 деления, на вход знаменателя которого поступает сигнал, пропорциональный m. Таким образом, блок

30 деления формирует на своем выходе сигнал И =КС fm, который поступает на инверсный вход блока 32 вычита". ния. Блок 32 вычитания формирует на своем выходе согласно приведенным формулам сигнал к т (,,)

Блок 22 интегрирования работает по принципу двухт актно го инт е грирования следующим образом .

На первый информационный вход блока 22 интегрирования поступает измеряемый сигнал U„, а на второй информационный вход указанного блока

22 поступает сигнал опорного напряжения U0„ (U,„ Î). Укаэанные сигналы масштабируются и суммируются масштабирующим сумматором 33, и сигнал на его выходе

11 1465.8 зз К ) оо К ))х Са)!

С.=RÄ UÄÄ ÄÄ

09 меня тся, так как RS-триггер переходит в режим хранения информации. На выходе логического элемента И 41 устанавливается сигнал "1", так как теперь на обоих его входах присутствуют сигналы "1". При этом кпюч 35. размыкается и на второй информационный вход интегратора 36 поступает отрицательный сигнал U опорного напряжения, оп начинается уменьшение по абсолютному значению выходного напряжения интег--ратора U <. В момент, когда сигнал

П., меняет знак, на выходе компаратора 37 устанавливается сигнал "0".

При этом RS-триггер скачком изменяет свое выходное состояние, т.е. на выходе логического элемента 2И-HE 38 устанавливается сигнал "1", а на выходе логического элемента 2И-НЕ 39 сигнал "0". При этом на выходе логического элемента И 41 также устанавливается сигнал "0 — режим считывания информации закончился. Кроме того, ключ 35 размыкается и по сигналу логической единицы с выхода логического элемента 2И-HE 38 внутренний ключ интегратора 36 замыкается, начинается режим обнуления интегратора 36 или режим ожидания нового интегрирования. При этом выходное состояние ком аратора 37 не определено, так как сигнал íà его входе колеблется около нулевого уровня. Однако RSтриггер независимо от уровня сигнала на первом входе ло гиче ского элемент а

2И-HE 38 не изменя ет . своего вых одного состояния до появления сигнала "l" на входе управления блока 22 интегрирования и начала режима накопления информации.

Использование принципа двухтактного интегрирования позволяет выделить на выходе блока 22 интегрирования импульс, продолжительность которого 1 пропорционапьна интегралу на заданном временном интервале t суммы измеряемого сигнала U H постоянного сигнала С . В режиме накопления

o информации формируется сигнал

t где К„,К вЂ” коэффициенты пропорциональности, К, О, Q>0.

Причем параметры К и U „ выбирают- ся так, чтобы при любых изменениях

)1„ сигнал U был больше нуля.

В режиме накопления информации или 10 во время первого такта интегрирования на входе управления укаэанного— блока 22 установлен сигнал "1", ключ

34 открыт, положительный сигнал U . поступает на первый информационный. вход интегратора 36. При этом происходит интегрирование с нулевыми начальными условиями в течение всего времени нахождения на входе управления сигнала "1". В этом режиме сигнал 20

U на выходе интегратора 36 растет по абсолютной величине, но всегда меньше нул.". Компаратор 37 сравнивает сигнал U> с нулевым. При этом, когда на входе компаратора 37 имеется отрицательный сигнал, на выходе присутствует сигнал "!", который в режиме накопления информации поступа-. ет на первый вход логического элемента 2И-НЕ 38. В то же время на второй, З0 вход логического элемента 2И-НЕ 39 поступает сигнал "0" с выхода логического элемента НЕ 40. Блоки 38 и

2И-НЕ 39 образуют RS-триггер,а в указанном режиме блока 22 интегриро- 35 вания на выходе логического элемента 2И-HE 38 устанавливается сигнал

"0", который размыкает внутренний ключ интегратора 36 и обеспечивает режим интегрирования. На выходе логического элемента 2И-НЕ 38 в указанном режиме устанавливается сигнал который поступает на второй вход логического элемента И 4) на первый вход которого поступает сигнал "0" . 45 с выхода логического элемента НЕ 40, поэтому на выходе логического элемента И 41 устанавливается сигнал "0", что обеспечивает разомкнутое состояние ключа 35. 50

Когда на входе управления блока

22 интегрирования устанавливается сигнал "0", начинается режим считывания информации, или второй такт ин- 55 тегрирования. При этом ключ 34 размы-, кается. На выходе логического элемен-. та НЕ 40 устанавливается сигнал "1", выходные сигналы RS"òðèããåðà не из1

Т и где Т вЂ” постоянная времени интеграИ( тора 36 в режиме накопления информации.

В режиме считывания информации сформированный сигнал I уменьшается

65809 14 рым входом делителя частоты с перемен.— ным коэффициентом деления, выход которого соединен с входом кольцевого счетчика и первым входом управления блока преобразования, второй вход управления которого соединен с выходом "Сброс" кольцевого счетчика, адресный выход которого соединен с вхо10 дами трех блоков постоянной памяти, выходы первого и второго блоков постоянной памяти соединены с первыми входами первого и второго блоков умножения соответственно, вторые входы

15 которых соединены с первым выходом блока преобразования, выход третьего блока постоянной памяти соединен с входами управления первого и второго регистров и через блок задержки - с

20 входами управления первого н второго накапливающих сумматоров, выходю которых соединены с информационными входами первого и второго регистров соответственно, выходы которых соединены с первой и второй выходными шинами устройства, а второй выход блока преобразования соединен с третьей выходной шиной устройства.

Е,-К (и„+С,)Д, о

35 из о бр ет ения

Формул а

1. Устройство дпя измерения ортогональных составляющих сигнала, содержащее генератор эталонной частоты, 40 делитель частоты с переменным коэф. -фициентом деления, первый вход которого соединен с н»ходом генератора эталонйой частоты, первый и второй блоки умножения и первый и второй 45 накапливающие сумматоры, информационные. входы которых соединены с выходами первого и второго блоков умноже,ния соответственно, о т.л и ч а ющ е е с я тем, что, с целью повыше- 50 ния быстродействия, в него введены блок преобразования, кольцевой счетчик, три блока постоянной памяти, два регистра и блок задержки, причем шина входного сигнала устройства сое-. 55 динена с информационным входом блока преобразования второй информацион- . ный вход которого соединен с шиной кода периода входного сигнала и вто13 14 до нуля, таким образом справедливо равенство:

1 в ъ U 3й* — — U еа Т

Я2 И2 о где Т вЂ” постоянная .времени интеграИ2 тора 36 в режиме считывания информ ации.

Согласно приведенным формулам справедливо тождество

1, — tU„+C,)d .

Т е

Тв1 11о

Допустим К -Т 2/(Т1, Uо„), причем

К О, так как Г „«0, тогда.

4, т.е. время считывания информации С пропорционально интегралу cyme» измеряемого сигнала Uz и постоянного сигнала С

Таким образом, предлагаемое устройство дпя измерения ортогональных составляюппцс сигнала по сравнению с прототипом позволяет повысить быстродействие, измеряя параметры переменной составляющей сигнала несколько раз за период укаэанного измеряемого сигнала, 2. Устройство ко п. 1, о т л ич а ю щ е е с я тем, что блок преобразования содержит усредняющий аналого-цифровой преобразователь, накапливающий сумматор, блок вычитания, регистр, блок задержки, блок деления и блок хранения параметра, причем первый, второй информационные входы и первый вход управления блока преобразования являются соответственно первым, вторым информационными входами и входом управления усредняющего аналого-цифрового преобразователя, выход которого соединен с информаци.онным входом накапливающего сумматора и прямым входом блока вычитания, выход которого является первым выходом блока преобразования, второй вход управления которого соединен с входом управления регистра и через блок задержки — с входом управления накапливающего сумматора, выход которого соединен с информационным входом регистра, выход которого является вторым выходом блока преобразования и соединен с входом числителя блока деления, выход которого соединен с инверсным входом блока вычитания, а вход знаменателя — с выходом блока хранения параметра и третьим информа14658 циоиным входом усредняющего аналогоцифрового преобразователя.

3. Устройство по п. 2, о т л и— ч а ю щ е е с я тем, что усредняющий аналого-цифровой преобразователь содержит два блока интегрирования, источник опорного напряжения, счетный триггер, логический элемент НЕ, логический элемент ИЛИ, измеритель 1ð временных интервалов, первый и второй блоки деления, блок хранения параметра и блок вычитания, причем первый информационный вход усредняюще-. го аналого-цифрового преобразователя соединен с первыми информационными входами первого и второго блоков интегрирования, вторые информационные входы .которых соединены с выходом источника опорного напряжения, вход уп- 2р равления усредняющего аналого-цифро-: вого преобразователя соединен с входом счетного триггера, выход которого соединен с входом управления первого блока интегрирования и через 25 логический элемент НŠ— с входом уп- . равления второго блока интегрирования, выход которого соединен с первым входом логического элемента ИЛИ, второй вход которого соединен с выходом 30 первого блока интегрирования, а выход соединен через измеритель временных интервалов с входом числителя первого блока деления, вход знаменателя которого является вторым информационным входом усредняющего аналогоцифрового преобразователя, третий информационный вход которого является входом знаменателя второго блока деления, вход чиспителя которого соеди- щ нен с выходом блока хранения параметра, а выход второго блока деления . соединен с инверсным входом блока вычитания, прямой вход которого

09 16 соединен с выходом первого блока деления, а выход является выходом усредняющего аналого-цифрового преобраз ов ат ел я.

Устройство по п. 3, о т л ич а ю щ е е с я тем, что блок интегрирования содержит масштабирующий сумматор, первый и второй ключи, интегратор, компаратор, первый и второй логические элементы 2И-НЕ, логический элемент HE и логический элемент И, "причем первый информационный вход блока интегрирования является первым входом масштабирующего сумматора,. выход которого соединен с информационным входом первого ключа, выход которого соединен с первым информационным входом интегратора, второй информационный вход блока интегрирования соединен с вторым входом масштабирующего сумматора и информационным входом второго ключа, выход которого соединен с вторым информационным входом интегратора, выход которого соединен через компаратор с первым входом первого логического элемента

2И-НЕ, выход которого соединен с входом обнуления интегратора и первым входом второro логического элемента

2И-HF, второй вход которого соединен с выходом логического элемента НЕ и первым входом логического элемента

И, второй вход которого соединен с выходом второго логического элемента

2И-НЕ и вторым входом первого логического элемента 2И-НЕ, а выход, логического элемента И является выходом блока интегрирования и соединен с входом управления второго ключа, вход управления блока интегрирования соединен с входом управления первого ключа и входом логического элемента НЕ.

1465809

Фиа4

Составитель М. Катанова

Редактор Л. Пчолинская Техред А. Кравчук Корректор М. Деичнк

Заказ 941/46 . Тираж 711 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101