Устройство для определения кода нормализации

Устройство для определения кода нормализации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычис . „„и Tovuuu-p и может быть иссистемах обработки информации, в частности в устройствах Щ1фровой обработки сигналов. Цель изобретения - расширение области применения за счет определения кода нормализации и при знака переполнения при арифметичес ком сдвиге влево для пары чисел и для чисел,представленных с двойной точностью. Поставленная цель достигается тем, что устройство для определения кода нормализации, содержащее узел 1 инвертирования, шифраторы 2 и 3, схему 5 сравнения, коммутатор 7, содержит элемент И 4 и схему 6 сравнения с соответствующими 1 з.п. ф-лы, 2 ил., 1 табл. i (Л

СОЮЗ СОВЕТСКИХ сОциАлистичесних

РЕСПУБЛИК (1% (11) tsar 4 С 06 Р 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ по изОБРетениям и ОтнРытиям

ОРИ ГННТ СССР

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4174803/24-24 (22) 04,01,87 (46) 15.03,89. Бюл, 11 - 10 (72) А.И. Березенко, С.Е. Калинин и С.Л. Кокурин (53) 681.325(088.8) (56) Авторское свидетельство СССР

:1 - 1259248, кл. G 06 F 7/38, 1985.

Авторское свидетельство СССР

Ф 11401 13, кл. G 06 Р 7/38, 1983.

I, 54) УСТР011СТВО ДЛЯ ОПРЕДЕЛЕНИЯ КОДА

НОРМАЛИЗАЦИИ (57) Изобретение относится к вычислительной технике и может быть использован i в высокопроиэводительньгх

Я системах обработки информации, в частности в устройствах цифровой обработки сигналов, Цель изобретения— расширение области применения за счет определения кода нормализации и признака переполнения при арифметическом сдвиге влево для пары чисел и для чисел, представленных с двойной точностью. Поставленная цель достигается тем, что устройство для определения кода нормализации, содержащее узел инвертирования, шифраторы 2 и 3, схему 5 сравнения, коммутатор 7, содержит элемент И 4 и схему 6 сравнения с соответствующими связями, 1 з.п. ф-лы, 2 ил., 1 табл,.

1465878

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных системах обработки информации, н частности в устройствах цифровой обработки сигналов.

Цель изобретения — расширение области применения за счет определения кода нормализации и признака перепол- 10 нения (при арифметическом сдвиге влево) для пары чисел и для чисел, представленных с двойной точностью.

На фиг.! приведена схема устрой- д5 ства для определения кода нормализации; на фиг. 2 — схема узла инвертирования.

Устройство для определения кода нормализации (фиг.1) содержит узел 1 20 инвертирования, первый шифратор 2, второй шифратор 3, элемент И 4, первую и вторую схемы 5 и 6 сравнения, коммутатор 7, выход 8 элемента И 4, первый и второй входы 9 и 10 данных 25 устройства, вход !1 задания режима ( двойной точности устройства, вход ! 12 задания режима анализа устройст(: ва, вход 13 кода сдвига устройства, выход 14 коммутатора 7, вход 15 задания )0 режима арифметического сдвига влево устройства, выход 16 кода нормализа( ции устройства, выход 17 признака переполнения устройства, первый выход 8 узла i инвертирования, второй

35 выход 19 узла инвертирования, выход

20 первого шифратора 2, выход . 21 второго шифратора 3, выход 22 второй схемы 6 сравнения, третий выход 23 узла 1 инвертирования.

Узел 1 инвертирования (фиг. 2) содержит элемент 24 ЭКВИВАЛЕНТНОСТЬ, первую группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 25,-25„»„, вторую группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 26,-26„, мультиплексор 27 (где и — разрядк ность входов 9 и 10, причем п=2 где k — целое положительное число).

Устройство,(фиг. 1) работает следуюпрм образом, 50

Узел 1 инвертирования осут!ествляет транзитную передачу информации со входов 9 и 10 или ее инвертирование в том случае, когда на выходе находится отрицательное число в дополнительном коде, т.е. старший знаковый ) разряд числа на входах 9< или 10, равен единице. Информация со входа 9,(разряды 9 -9„) передается

Управляющие входы коммута— тора 7

Выход

-Г

1

0 20

I 21

0 20

Х

Х

Режим анализа первого вхсда данных

Режим анали0 21 за второго вхсда данных на выход 18,разряды 18, — 1,8„, ) транзитом, если разряд 9, равен

1I IT

О, и иннертируется, если разряд 9

l l 1t т равен 1 . Если сигнал на входе 11

II lt равен 1, то на выход мультиплексора 27 ныдается сигнал разряда 9,, н противном случае †. сигнал разряда 10,.

Информация со входа 10 (разряды

l0 -10„) передается на выход 19 (разряды 19„-19 „, ) транзитом, если сигнал на вьгходе мультиплексора 27 равен "0", и инвертируется, если этот сигнал равен "1 . На выходе элемента ЭКВИВАЛЕНТНОСТЬ 24 сигнал, равный "1", нозникает при равенстве сигналов разрядов 9, и 10„, Шифраторы 2 и 3 предназначены для формирования на выходах 20 и 21 двоичного кода числа подряд идущих со стороны старших разрядов нулей.

Первая схема 5 сравнения предназначена для выработки признака переполнения при левом арифметическом сдвиге. В схеме 5 происходит сравнение кодов нормализации и сдвига.

Если код нормализации меньше кода сдвига и сигнал на выходе 15 задания режима арифметического сдвига влево равен "1", вырабатывается признак переполнения. В том случае,. когда ксд на выходе 20 меньше кода на выходе 21, вырабатывается соот-: ветствукнций сигнал "! ") на выходе

22 второй схемы 6 сравнения, Коммутатор 7 выдает на младшие разряды выхода 16 кода нормализации информацию с выходов 20 или 21, .Значения управляющих сигналов со входов 11 и 12 и с выходов 22, 8 и соответствующие им выполняемые коммутатором 7 функции приведены в таблице.

14658

Продолжение таблицы (Выход

4

10 за двух вхо— дов данных

Управляющие входы коммутатора 7

II 12 22 8

0 Режим анали- 0 0 2! за двух входов данных

0 Режим анали- 1 0 20.15

П р и м е ч а н и е. Х - значение логического нуля или единицы.

На входы 9 и 10 данных подаются

20 числа в дополнительном коде, при этом старший (знаковый } разряд подается на разряды 9, и 10 соответст" венно. В режиме двойной точности на вход 9 подаются старшие, а на вход

10 — младшие разряды числа, при этом старшим (знаковым) разрядом является 9.1. При выполнении арифметического сдвига влево на вход 15 подается "1", разрешающая выполнение срав нения кода сдвига.на входе !3 и кода нормализации на выходе 16 в первой схеме 5 сравнения для формирования признака переполнения на выходе L7 в случае, когда код нормализации меньше кода сдвига. В остальных случаях на вход !5 подается "0", запрещаю щий сравнение в схеме 5; на вход 17 при этом выдается "0". Возможны 4 режима формирования кода нормализации.

Режим формирования кода нормализации

40 двух чисел разрядности и, поступающих на входы 9 и 10 данных. На вход I l задания режима двойной точности по-. дается "0", код на входе 12 задает режим анализа двух входов данных.

Старший разряд выхода 16 кода нормализации в этом случае становится равным нулю, Мультиплексор 27 пропускает разряд !О, . Информация со входа 9 проходит на выход 18 транзитом, если разряд 9, равен "0", и инвертируется, если разряд 9„ равен "1 ", Информация со входа 10 проходит на выход 19 транзитом, если разряд 10 равен 0", и инвертируется, если раэ- ВВ ряд 10 равен "1".

Шифраторы 2 и 3 формируют на выходах 20 и 21 двоичный код числа

78 4 подряд идущих со стороны старших разрядов нулей с выходов !8 и 19.

Схема 6 сравнения сравнивает коды, поступающие с выходов 20 и 21, Если код на выходе 20 меньше кода на выходе 21 (сигнал на выходе 22 равен

"1"}, коммутатор .7 выдает на младшие разряды выхода 16 кода нормализации информацию с выхода 20, в противном случае — с выхода 21, Данный режим может использоваться в устройствах, обрабатывающих данные формата плавающей запятой, в том случае, когда два числа имеют общий порядок и код их нормализации должен определяться по тому числу, модуль которого больше. При арифметическом

-сдвиге влево сигнал переполнения будет в данном случае возникать по переполнению хотя бы одного числа. Режим формирования кода нормализации числа разрядности и поступающего с первого входа 9 данных. На вход 11 задания режима двойной точности подается "0", код на входе 12 задает режим анализа первого входа данных.

Работа устройства аналогична описанной в предыдущем случае с той разницей, что коммутатор 7 постоянно выдает на младшие разряды выхода 16 кода нормализации информацию с выхода 20.

Режим формирования кода нормализации числа разрядности и поступающего со второго входа 10 данных, Данный режим аналогичен описанному в предыдущем случае с той разницей, что код на входе 12 задает режим анализа второго входа данных, в результате чего коммутатор 7 постоянно выдает на младшие разряды выхода 16 кода нормализации информацию с выхода 21, Режим формирования кода нормализации числа разрядности 2п поступающего по входам 9 и 10 данных. На вход 11 задания режима двойной точности подается "1"; мультиплексор 27 при этом пропускает разряд 9 .

Коммутатор 7 в данном случае пропускает на выход 14 информацию с выхода 20, если сигнал на выходе 8 элемента И 7 равен "0", или с выхода 21 в противном случае Сигнал на выходе 8 элемента И 4 равен "I", если код на выходе 20 является еди" ничньм и сигнал на третьем вьмоде 23 узла I инвертирования также равен

14658

"1". Таким образом, младшие разряды кода нормализации определяются по старшей половине числа, если на входе 9 присутствует хотя бы один значащий разряд (единица для числа

I в прямом коде или ноль для числа в дополнительном коде), или старший разряд 10 младшей половины числа не равен старшему (знаковому) разряду 10 числа; при этом старший разряд кода нормализации равен "О". Если же все разряды старшей половины числа и старший разряд младшей чоловины числа равны знаковому, то младшие раэря- 15 ды кода нормализации определяются по младшей половине числа, а старший разряд кода. нормализации равен "1", Формул а изобретения 2п

1. Устройство для определения кода нормализации, содержащее узел инвертирования, два шифратора, коммутатор и первую схему сравнения, причем 25 первый и второй входы данных устройства соединены соответственно с первым и вторым информационными входами узла инвертирования, вход коца сдвига устройства соединен с первым информа- 30 циоиным входом первой схемы сравнения, вход разрешения и выход которой соединены соответственно с входом эа:пания режима арифметического сдвига ,влево устройства и с выходом признака З5 переполнения устройства, вход задания режима двойной точности которого соединен с управляющим входом узла инвертирования, первый выход которого соединен с входом первого шифратора, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения эа счет определения кода нормализации и признака переполнения для пары чисел и для исел, представ- 45 ленных с двойной точностью, оно со держит вторую схему сравнения и weмент И, причем второй и третий выходы узла инвертирования соединены соответственно с.входом второго шифратора и с первым входом элемента И, вход задания режима анализа устройства соединен с первым управляющим входом коммутатора, вход задания режима двойной точности устройства сое- 55

78

6 динен с зторым входом элемента И и с вторым управляющим входом коммутатора, выход первого шифратора соединен с первым входом второй схемы сравнения, с первым информационным входом коммутатора и с третьим входом элемента И, выход второго шифратора соединен с вторым входом второй схемы сравнения и с вторым информационным входом коммутатора, выход второй схемы сравнения соединен с третьим управляющим входом коммутатора, выходы элемента И и коммутатора соединены с вторым информационным ,входом первой схемы сравнения и явля-. ются выходом кода нормализации устройства, выход элемента И соединен с четвертым управляющим входом коммутатора, 2, Устройство по п. 1, о т л и— ч а ю m, е е с я тем, что узел инвертирования содержит две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, муль-типлексор и элемент ЭКВИВАЛЕНТНОСТЬ, причем .вход старшего разряда первого информационного входа узла инвертирования соединен с первыми входами элементов

ИСКБОЧАЮЦЕЕ ИЛИ первой группы, с первым входом элемента ЭКВИВАЛЕНТНОСТЬ и с первым информационным входом мультиплексора, входы остальных разрядов первого информационного входа узла инвертирования соединены соответственно с вторыми входами элементов ИСКЛОЧАЮЩЕЕ ИЛИ первой группы, вход старшего разряда второго информационного входа узла инвертирования соединен с вторым входом элемента

ЭКВИВАЛЕНТНОСТЬ и с вторым информационным входом мультиплексора, входы остальных разрядов второго информационного вхоца узла инвертирования соединены соответственно с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, вторые входы которых соединены с выходом мультиплексора, управляющий вход которого является управляюг им входом узла инвертирования, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой и второй групп являются соответственно первым и вторым выходами узла инвертирования, выход элемента

ЭКВИВАЛЕНТНОСТЬ является третьим выходом узла инвертирования.

1465878

Фиг 2

Составитель А. Клюев

Редактор И. Сегляник Техред Л.Олийнык Корректор С. Черни

Заказ 947/49 Тираж 667 Подписное

ВНИИПИ Государственного комитета но изобретениям и открыт тк ытиям при ГКНТ СССР

113035, Москва,. 3-35,. Рауаская наб., д. 4/5

Производственно-издательский комбинат. Патент, г. Уи р д, у . "Па " . Убого од ул. Гагарина,101