Комбинационный сумматор

Комбинационный сумматор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ. Цель изобретения - упрощение сумматора. Комбинационный сумматор в катэдом разряде содержит функциональные транзисторы п-типа 1-30, нагрузочные транзисторы 31-34, элементы НЕ 35-38, входы 39, 40 и 41, 42 прямого и инверсного значений первого и второго слагаемых, входы 43, 44 прямого и инверсного значений переноса, выхода 45, 46 прямого и инверсного значений переноса, выходы 47, 48 прямого и инверсного значений суммы. 1 ил. с «

65881 А1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) G 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНСМУ СВИДЕТЕЛЬСТВУ

lô О-

vzQ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfYHSIM

ПРИ ГННТ СССР (21) 4207817/24-24 (22) 09.03.87 (46) 15.03.89. Бюл. ¹ 10 (71) Ленинградский электротехнический институт им. В.И. Ульянова (Ленина) (72) В.И, Варшавский, Н.А. Голдин, A,Þ. Кондратьев и Б.С. Цирлин (53) 681 ° 325 ° 5(088 ° 8) (56) Авторское свидетельство СССР № 1034031, кл, С 06 F 7/50, 1982.

Авторское свидетельство СССР № 1411737, кл. G 06 F 7/50, 1987. (54) КОИБИНАЦИОННЬЙ СУК"1АТОР (57) Изобретение относится.к вычислительной технике и может быть использовано в процессорах ЭВИ. Цель изобретения — упрощение сумматора.

Комбинационный сумматор в каждом разряде содержит функциональные транзисторы и-типа 1-30, нагруэочные транзисторы 31-34, элементы НЕ 35-38, входы 39, 40 и 41, 42 прямого и инверсного значений первого и второго слагаемых, входы 43, 44 прямого и инверсного значений переноса, выходы

45, 46 прямого и инверсного значений переноса, выходы 47, 48 прямого и инверсного значений суммы. 1 ил.

1465881 Изобретение относится к вычислительной технике и может быть использовано в процессорах ЗИМ.

Цель изобретения — упрощение

5 сумматора.

На чертеже представлена функциональная схема одного разряда комбинационного сумматора.

Комбинационный сумматор в каждом разряде содержит функциональные транзисторы и-типа 1-30, нагрузочные транзисторы 31-34, элементы HE 35-38, входы 39, 40 и 41, 42 (а, а и Ь, b) прямого и инверсного значений первого и второго слагаемых, входы 43 и

44 (р, р) прямого и инверсного значений переноса из предыцущего разряда, выходы 45 и 46 (р, р ) прямого и инверсного значений переноса с в 20 следующий разряд, выходы 47 и 48 (s, з) прямого и инверсного значений суммы данного разряда (сигналы завершения переходных процессов в сумматрре). 25

Сумматор работает следующим образом.

Инертное состояние схемы характеризуется значением 1 на всех ее вхо(° ( дах и выходах: а=а=Ь=-Ь=-р=р=р =-р s= 30

=в.=l. При этом, транзисторы 21-30 открыты.

Если на входах сумматора устанавливается единичный рабочий набор:

35 а Ь=р! и а=Ь=р=0, то транзисторы

1-8 остаются открыты и на входах элементов HE 35 и. 37 сохраняется значение "О", .а на выходах, т.е. вы— ходах р и s — значение "1",. а тран- „ зисторы 11-18 закрываются и на входах элементов НЕ 36 и 38 появляется значение 1, а на Их выходах, т.е. выходах р и s — значение "0", которое закрывает транзисторы 22 и

27, 28, 29. Теперь при переходе схемы в инертное состояние значение 0 на входе элемента HE 36 появится только после того, как откроются транзисторы 11 14, т.е. после того, как в инертное состояние возвратятся входы а и b. После этого на выходе элемента НЕ 36 появится значение 1, т,е.

I ( выходы р - и р схемы окажутся в инертном состоянии. Аналогично, значение "0" на входе элемента НЕ 28 появится только после того, как от-кроются транзисторы 13, 16 и 18, т.е. после того, как в инертное состояние возвратятся входы а Ь и р. После этого на выходе элемента HE 38 лоявнтся значение "1", т.е. выходы s u

s схемы окажутся в инертном состоянии. Если на входах сумматора устанавливается нулевой рабочий набор: а=

=Ь=р=О и а=Ъ=-p=l, то транзисторы

11-18 остаются открыты и на входах элементов НЕ 36 и 38 сохраняется значение "0", а на их выходах, т.е, — I выходах р и s — значение "I",. а транзисторы 1-8 закрываются и на входах элементов HE 35 и 37 появляется значение "1", а на нх выходах, ( т.е. выходах р и s — значение "0", которое закрывает транзисторы 21 и

23, 24, 25. При переходе схемы в инертное состояние значение "0" на входе элемента НЕ 35 появится только после того, как откроются транзисторы 1, 4,, т.е. после того, как в инертное состояние возвратятся входы а и b. Тогда на выходе элемента HE 35 появится значение "1", т. е, выходы (( р и р схемы окажутся в инертном состоянии. Аналогично, значение "0" на входе элемента НЕ 37 появится только после того, как откроются транзисторы 3, 6 и 8, т.е. после того, как в инертное состояние возвратятся входы а, Ь и р. После этого на выходе элемента НЕ 37 появится значение "I", т.е. выходы s u s схемы окажутся в инертном состоянии, Если на входах сумматора устанавливается рабочий набор, в котором значение "1" сохраняется на одном

Прямом и двух инверсных входах, например, a=b=-.р=l.и a b=p=O, то на входах элементов НЕ 36 и 37 сохраняется значение "0", и на их выходах, т.е. выходах р и s †.значение

"1", а на входе элемента НЕ 35 появляется значение "1" и на его выходе, т. е. выходе р — значение "0" > которое закрывает транзисторы 21 и 9 и

20, последнее приводит к появлению значения "!" на входе элемента НЕ

38, и значения "0" — на его выходе, т.е. выходе sсхемы,,которое закрывает транзисторы 27, 28, 29, Теперь при переходе в инертное состояние значение "0" на входе ин— вертора 35 появится только после того, как откроются транзисторы l, 4, т,е. после того, как в инертное сос1465881 тояние возвратятся входы а и Ь, а значение "0" на входе элемента HE 38.только после того, как откроются транзисторы 13, 16, 18 и 30, т. е. после того, как в инертное состояние возвратятся входы а, Ь, р и р.

После этого на выходах элементов

HE 35 и 38 появится значение "1", .l т. е, выходы р, р и s s окажутся в инертном состоянии.

Если на входах сумматора устанавливается рабочий набор, в котором значение "1" сохраняется на двух прямых и одном инверсном входах, на- . пример, а=Ь=р=1 и а=Ь=р=О, то на входах инверторов 35 и 38 сохраняется значение "0", а на их выходах, т.е.

Ф! 11 выходах р и s — значение " 1, а н а входе элемента 36 появляется значение

" 1 " и íà его выходе, т . е . выходе р значение "0 ", которое закрывает тр анз и с торы 2 2 и 9, 1 0, последнее приводи т к появлению значения " 1 " на входе элемента НЕ 3 7 и значения "0 " у — на ег о выходе,, т . е . выходе s, которое закрывает тр ази сторы 2 3, 24, . 25 . Теперь и ри переходе в инертное состояни е значение " 0 " на входе элемента

НЕ 3 6 появится только после того, ка к в инертное состояние возвратятся входы а и b, а значение "0 " на входе элемента H E 3 7, только после того, к а к откроют ся транзисторы 3, 6, 8, и 26, т . е . после того, к а к в и нер тно е состояние возвратятся входы а, Ъ, р и р . После этого на выходах элементов НЕ 3 6 и 3 7 появится знач ени е " 1 ", т . е . выходы р, р и s s окажутся в инертном состоянии .

Из сказанного видно, что рабочее состояние выходов s u s суммы данного разряда появляется только после, того, как все его входы (в том числе и переноса из предыдущего разряда) перейдут из инертного в рабочее состояние. При этом, рабочее состояние выходов переноса в следующий разряд проверяется в следующем разряде, для которого они являются входами. Анало, гично, переход выходов s u s суммы данного разряда в инертное состояние происходит только после того, как на всех его входах (в том числе и переноса из предыдущего разряда) установится инертное состояние. Инертное состояние выходов переноса в следующий разряд также проверяется в сле-, 5

40

55 шиной питания сумматора и истоками девятнадцатого функционального транзистора и четырнадцатого функционального транзистора, сток кото15

25 дующем разряде, для которого они яв— ляются входами, Таким образом, в предлагаемом сумматоре индикация моментов окончания переходных процессов как в самом сумматоре, так и на его входах осуществляется по состоянию прямых и инверсных выходов суммы всех разрядов и переноса из последнего разряда.

Формула изобретения

Комбинационный сумматор, содержащий в каждом разряде четыре нагрузочных транзистора, четыре элемента НЕ и тридцать функциональных транзисто-ров п-типа, причем затворы первого, второго, третьего функциональных транзисторов соединены с входОм прямого значения первого операнда сумматора, затворы четвертого, пятого и шестого функциональных транзисторов соединены с входом прямого значения второго операнда сумматора, затворы седьмого, восьмого функциональных транзисторов соединены с входом прямого значения переноса сумматора, затворы девятого, десятого, одиннадцатого функциональных транзисторов соединены с выходом инверсного значения переноса сумматора, затворы двенадцатого, тринадцатого, четырнадцатого, функциональных транзисторов соединены с выходом инверсного значения переноса сумматора, затворы пятнадцатого, шестнадцатого, функциональных транзисторов соединены с входом инверсного значения переноса сумматора, затворы семнадцатоro, восемнадцатого, девятнадцатого функциональных транзисторов соединеиы с входом инверсного значения первого операнда, затворы двадцатого двадцать первого, двадцать вто" рого функциональных транзисторов соединены с входом инверсного значения второго операнда сумматора, затворы двадцать третьего, двадцать четвертого, двадцать пятого функциональных транзисторов соединены с выходом инверсного значения суммы сумматора и выходов первого элемента НЕ, вход которого через первый нагрузочный транзистор соединен с

1465881

Составитель M. Есенина

Редактор И. Сегляник Техред Л„Олийнык Корректор H. Knроль

Заказ 947/49 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент™, г.Ужгород, ул. Гагарина, 101 рого соединен с истоком двадцать третьего функционального транзистора, сток которого соединен с истоком шестнадцатого и со стоком двадцать второго функциональных транзисторов, исток последнего соединен со стоком девятнадцатого и истоком тринадцатого функциональных транзисторов, сток последнего соединен с истоком двад- 10 цать пятого функционального транзистора, сток которого соединен с шиной нулевого потенциала сумматора, затвор одиннадцатого функционального транзистора соединен с выходом вто- 15 рого элемента НЕ» вход которого через второй нагрузочный транзистор соединен с шиной питания и с истоками семнадцатого, восемнадцатого, двадцать первого функциональных трап- 20 эисторов, сток последнего соединен со стоком восемнадцатого и истоком пятнадцатого функциональных транзисторов, сток последнего соединен с истоком одиннадцатого функционального транзистора, сток которого и стоки четвертого, двенадцатого и двадцатога функциональных транзисторов сое" динены с шиной пулевого потенциала сумматора, исток последнего соединен З0 со стоком семнадцатого функционального транзистора, затвор двенадцатого функционального транзистора соединен с выходом третьего элемента

НЕ, вход которого соединен через 35 третий нагрузочный транзистор с шиной питания и соединен с истоками первого, второго, пятого функциональных транзисторов, сток последнего соединен со стоком второго и истоком . 40 седьмого функциональных транзисторов, сток последнего соединен с истоком двенадцатого функционального транзистора, сток первого функционального транзистора соединен с истоком четвертого функционального транзистора, вход четвертого элемента HE через четвертый нагруэочный транзистор соединен с шиной питания сумматора и соединен с истоками третьего и девятого функциональных транзисторов, сток последнего соединен с истоком двадцать седьмого функционального транзистора, затвор которого соединен с выходом четвертого элемента НЕ, выходом прямого значения суммы сумматора, затворами двадцать восьмого и двадцать девятого функциональных транзисторов, стоки которых соединены с шиной нулевого потенциала сумматора, сток третьего фупкционального транзистора соединен с-истоками шестого и десятого функциональных транзисторов, сток последнего соединен с истоком двадцать девятого функционального транзистора, стоки шестого и двадцать седьмого функциональных транзисторов соединены с истоком восьмого функционального транзистора, сток которого соединен с истоками двадцать восьмого и тридцатого функциональных транзисторов, отличающийся тем, что, с целью упрощения сумматора, затворы тридцатого и двадцать шестого функциональных транзисторов соединены соответственно с входом инверсного значения переноса сумматора и входом прямого значения переноса сумматора, стоки тридцатого и двадцать шестого функциональных транзисторов соединены с шиной нулевого потенциала сумматора.