Устройство для вычисления обратной величины

Устройство для вычисления обратной величины

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств цифровых и комбинированных вычислительных машин. Целью изобретения является повышение быстродействия Устройство содержит регистраргумента 1, матрицу умножения 2, блок 3 преобразования прямого кода в обратный , комбинационный сумматор 4, эле- . менты ИЛИ 5, НЕ 6, И 7, 8, коммутаторы 9, 10, блок 11 преобразования прямого кода в дополнительный, накапливающий сумматор 12, входы 13, шины 14, 15 логических О и I, выходы 16, причем выходымладших разрядов (дробной части числа) матрицы умножения 2 соединены с группой информационных входов коммутатора 9, выходы матрицы умножения 2 соединены с группой информационных входов коммутатора 10, выходы которого соединены со входами блока 11 преобразования прямого кода в дополнительный, выходы которого соединены с первой группой входов накапливающего сумматора 12, выход элемента И 8 соединен с управляющим входом коммутатора 9, выходы которого соединены со входами младших разрядов второй группы входов накап-- ливаюцего сумматора 12, выходы которого соединены со второй группой входов сумматора 4, выходы которого являются выходами 16 устройства и соединены со второй группой входов матрицы умножения.2. 2 ил. г (Л Од ел 00 - - лцг - aui.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (И) ц)) 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМ,К СВИДЕТЕЛЬСТВУ (21) 4108252/24-24 (22) )8.08,86 (46) 15.03.89. Бюл. Р 10 (71) Институт кибернетики им. В.И.Глушкова (72) B.Ê. Белик и Н.И. Коновалова (53) 681.325.5(088.8) (56) Оранский А.М. Аппаратные методы в ЦВТ. Минск: Изд. БГУ, 1977, с. 180, рис. 6.10.

Авторское свидетельство СССР

Р 1035603, кл. С 06 F 7/52, 1981.

Авторское свидетельство СССР

Ф 1405050, кл. G 06 Р 7/52, 28.04.86. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ (57) Изобретение относится к области вычислительной техники и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств цифровых и комбинированных вычислительных машин. Целью изобретения является повышение быстродействия.

Устройство содержит регистр аргумента 1, матрицу умножения 2, блок 3 преобразьвания прямого кода в обратный, комбинационный сумматор 4, элементы ИЛИ 5, НЕ 6, И 7., 8, коммутато ры 9, 10 блок 11 преобразования прямого кода в дополнительный, накапливающий сумматор 12, входы 13 шины

14, 15 логических "0" и "1", выходы

16, причем выходы младших разрядов (дробной части числа) матрицы умножения 2 соединены с группой информацнонных входов коммутатора 9, выходы матрицы умножения 2 соединены с группой информационных входов коммутатора 10, выходы которого соединены со входами блока ll преобразования прямого кода в дополнительный, выходы которого соединены с первой группой входов накапливающего сумматора 12, выход элемента И 8 соединен с управляющим входом коммутатора 9, выходы которого соединены со входами младших разрядов второй группы входов накапливающего сумматора 12, выходы которого соединены со второй группой входов сумматора 4, выходы которого являются выходами !б устройства и соединены со второй группой входов матрицы умножения.2, 2 ил.

1465882

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств цифровых и комбинированных вычислительных машин. !

Цель изобретения — повышение бы с тродей ствия .

На фиг. 3. показана структурная схема устройства для вычисления обратной величины; на фиг . 2 — графическая иллюстрация процесса получения обратной величины.

Устройство для вычисления обратной величины содержит регистр аргумента 1, матрицу умножения 2, блок 3 преобразования прямого кода в обрат- 0 ный, комбинационный сумматор 4, элемент ИЛИ 5, элемент НЕ 6, первый и второй элементы И 7 и 8, первый и второй коммутаторы 9 и 10 блок 11 преобразования прямого кода в дополнительный и нака1тливающий сумматор

12, причем входы регистра аргумента

1 являются входами 13 устройства, выходы регистра 1 подключены к первой группе входов матрицы умножения 2 и со сдвигом на один разряд в сторону старших разрядов ко входам блока, вход младшего разряда которого подсоединен к шине 14 логического нуля устройства, выходы блока 3 подсоецинены к первой группе входов сумматора 5

4, вход переноса которого подключен к шине 15 логической единицы устройства, выходы младших разрядов матрицы умножения 2 подключены ко входам элемента ИЛИ 5, выход старшего раэ1 ряда матрицы умножения 2 подсоединен ко входу элемента HE 6 и ко входу элемента И 7, выход элемента НЕ 6 подключен ко входу второго элемента

И 8 и ко входу элемента ИЛИ 5, выход которого подсоединен ко .входу первого элемента И 7 и ко входу второго элемента И 8, выходы младших разрядов матрицы умножения 2 подключены к группе информационных входов первого

50 коммутатора 9, выход второго элемента И 8 подключен к управляющему входу коммутатора 9, выходы матрицы умножения 2 подсоединены к группе информационных входов коммутатора 10, . .55 выход первого элемента И 7 подсоединен к управляющему входу коммутатора

10, выходы которого подключены ко входам блока 11, выходы которого подключены к первой группе входов накапливающего сумматора 12, выходы 9 подсоединены ко входам второй группы входов младших раэрядов накапливающего сумматора 12, выходы которого подсоединены ко второй группе входов сумматора 4, выходы которого являются выходами 16 устройства и подключены ко второй группе входов матрицы умножения 2.

В качестве матричного умножителя могут быть использованы, например, микросхемы КР 1802 ВР3 или КР 1802

ВРЗ °

Устройство работает следующим об— разом.

На регистр аргумента 1 поступает входная величина х-двоичное число в нормализованном виде. Сигналы с выхода регистра 1 аргумента поступают на первую группу входов матрицы умножения 2 и со сдвигом на один раэряд в сторону старших разрядов на входы блока 3, на вход младшего разряда которого поступает сигнал логического нуля, с выходов блока 3 сигналы поступают на первую группу входов, сумматора 4, на вход переноса которого поцается сигнал логической единицЫ е

Таким образом, производится аппроксимация обратной величины функ1 цией У =3-2Хъ — значение которой

Х получаем на выходе сумматора 4, Сиг— налы с выхода сумматора 4 подаются на вторую группу входов матрицы ум— ножения 2, на входе которой получаем произведение Z;=Х.У; которое и оценивается на каждой итерации, т.е. начинается итерационное уточнение.

Первоначально получим Z< =Х У» » 1.

1 ДЛ»

Если Y Ф вЂ”, то Х (Y — — ) =1.

Х Х

Д 2. 1

Учитывая что ДЕс — так как — « Хс1

Х

Х 2 тс lim »Х (2,-22,)) I, где i — число итераций. Следовательно, итерационный процесс, осуществленный по укаэанному принципу, является сходящимся .

Так, если Z, o то единичные сигналы с выхода старшего разряда матрицы умножения. 2 и с вь<хода элемента

ИЛИ 5 псступают на входы первого элемента И 7.

40 з 14658

Единичный сигнал с выхода элемента И 7 стробирует с помощью коммутатора 10 прохождение сигналов выходноГо кода Ь с (Л1 1)с младших разрядов 5 матрицы умножения 2 на входы блока

11, сигналы дополнительного кода с выхода которого поступают на первую группу входов накапливающего сумматора !2, сигналы с выхода которого 1О поступают на вторую группу входов сумматора 4, на выходе которого получается новое значение У;„ =Y; -5Z",.

Возникает переходный процесс, который прекратится при Р c2 " на 15 выходе младших разрядов матричного умножителя 2, что соответствует коду на выходе сумматора 4: Y= — + 2 (n+1)

Х где n — разрядность двоичного представления числа Х.

При последующем изменении входного аргумента Х в сторону увеличения (X+AX) или уменьшения (Y-1 Х) на выходе матрицы умножения 2 будет ме- -25 няться код (2; > или 2; > 1). Вследствие изменения кода Z и реализации

l логических операций сигналы выходного . кода !!Е;=(Е;-1) с выходов младших разрядов матрицы умножения 2 будут 30 поступать либо в виде прямого кода на вторую группу входов накапливающего .сумматора 12 при Z (!,либо в виде дополнительного кода на первую группу входов накапливающего сумматора 12 при Z 1. Таким образом, возникает переходный процесс, согласно с которым, ускоряя сходимость, изменяется и начальное приближение Y< =

=3-2 Х.

Переходный процесс прекращается

- (q+ ) при!!2„ 6 2 на выходе матрицы умножения 2 и в результате этого на выходах 1á устройства установится

-(и 1 код Y-- — +2

Х

На фиг. 2 приведена графическая иллюстрация процессов вычисления обратной величины.

Ф о р м у л а изобретения

Устройство для вычисления обратной величины, содержащее регистр аргумента, матрицу умножения, блок преобразования прямого кода в обратный, комбинационный сумматор, элемент НЕ, элемент ИЛИ, первый и вто82 4 рой элементы И, причем входы раз рядов регистра аргумента являются входами устройства, а выходы разрядов регистра аргумента соединены соответственно с первой группой входов матрицы умножения и со сдвигом на один разряд в сторону старших разрядов соединены с входами разрядов бло— ка преобразования прямого кода в обратный, вход младшего разряда кото— рого подсоединен к шине логического нуля устройства, выходы разрядов блока преобразования прямого кода в обратный соединены с первой группой входов разрядов комбинационного сумматора, вход переноса которого подсоединен к шине логической единицы устройства, выход старшего разряда матрицы умножения соединен с входом элемента HE и первым входом первого элемента И, выход элемента HE соединен с первым входом элемента ИЛИ и с первым входом второго элемента И, выходы младших разрядов матрицы умножения соединены с остальными входами элемента ИЛИ, выход которого соединен с вторыми входами первого и второго элементов И, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него дополнительно введены два коммутатора, блок преобразования прямого кода в дополнительный и накапливающий суммзтбры, причем выходы младших разрядов матрицы умножения соединены с группой .информационных входов первого коммутатора, выходы матрицы умножения соединеща с группой информационных входов в" îðîãî коммутатора, выходы которого соединены с входами разрядов блока преобразования прямого кода в дополнительный, выходы разрядов которого соединены с первой группой входов разрядов накапливающего сумматора, выход первого элемента И соединен с управляющим входом второго коммутатора, выход второго элемента И соединен с управляющим входом первого коммутатора, выходы которого соединены с второй группой входов младших разрядов накапливающего сумматора, выходы разрядов которого соединены с второй группой входов разрядов ком— бинационного сумматора, выходы разрядов которого являются выходами устройства и соединены с второй группой входов матрицы умножения, 1465882 вюа

1ЮЧ

О. 101 И /10 Off (. I, д®

9М2

Составитель В. Березкин

Редактор И. Сегляник Техред Л Олийнык Корректор Н. Король

Заказ 947/49 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, 3-35, Рауаская! наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 103