Цифровой синтезатор частот

Цифровой синтезатор частот

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН 511 4 Н 03 L 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4176374/ 24-09 (22) 04.01.87 (46) 30.03.89. Бюл. Ф 12 (7 2) И.П.Усачев, Н.M,Êîðåöêèé и В.M.Ñîëoäóõà (53) 621.373.42(088.8) (56) Авторское свидетельство СССР

11 - 915240, кл. Н 03 L 7/22, 07.07.80.

Авторское свидетельство СССР

И 799101, кл. Н 03 В 21/02, 26.11.76. (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике и м.б. использовано в приемопередающей и радиоиэмерительной аппаратуре. Цель изобретения — повышение быстродействия и помехоустойчивости. В устр-во для достижения цели введены делитель частоты с фиксированным коэф. деления 8, счетчик

9, два D-триггера 10 и 11, три элемента ИЛИ-НЕ 12, 13 и 14. В устр-ве

„„SU„„1469554 А1 управляющие сигналы приходят в трех состояниях: когда есть перерегулирование в ту или иную сторону и в зоне синхронизма. Одновременно с работой автопоиска напряжение с выхода фазового детектора 3 быстро изменяется в направлении уменьшения возникшего рассогласования. Высокая точность предварительной настройки способствует тому, что в фазовом детекторе 3 типа "Выборка — запоминание" импульсы с делителя 2 частоты с переменным ксэф.деления приходят на одну и ту же пилу из п пилообразных напряжений, формируемых опорными импульсами. Это приводит к увеличению s n раз крутизны преобразования фазового детектора 3, что улучшает эффективность отработки внешних возмущений, т.е, повышает помехоустойчивость системы в режиме синхронизма. 1 ил.

1469554

Изобретение относится к радиотехнике и может быть использовано в при емопередающей и радиоизмерительной аппаратуре.

Целью изобретения является повышение быстродействия и помехоустойчив ос ти.

На чертеже представлена структурная электрическая схема цифрового синтезатора частот, Цифровой синтезатор частот содержит управляемый генератор 1, делитель 2 частоты с переменным коэффициентом деления (ДПКД), фазовый де- 15 тектор (ФД) 3, первый фильтр 4 нижних частот, опорный генератор 5, первый делитель 6 частоты с фиксированным коэффициентом деления (ДФКД), реверсивный счетчик 7, второй ДФКД 8, 211 счетчик 9, первый D-триггер 10, второй 0-триггер 11, первый элемент

ИЛИ-НЕ 12, второй элемент ИЛИ-НЕ 13, третий элемент ИЛИ-НЕ 14, цифроаналоговый преобразователь (lIhII) 15 и 25 второй фильтр 16 нижних частот, Цифровой синтезатор частот работает следующим образом.

В режиме синхронизма на второй вход ФД 3 поступают импульсы часто- 30 ты с выхода ДПКД 2, на первый вход

ФД 3 через второй и третий элементы

ИЛИ-НЕ 13, 14 поступают импульсы с выхода второго ДФКД 8, полученные в результате деления опорной частоты с выхода опорного генератора 5 до частоты Й =nf т.е, частота импульсов на первом входе ФД 3 в п раз больше, чем частота импульсов с выхода ДПКД 2. В результате сравнения 4п двух потоков импульсов на выходе ФД

3 формируется управляющее напряжение, которое через первый фильтр 4 поступает на первый управляющий вход управляемого генератора 1. При этом в 45 режиме синхропизма на второй управ ляющий вход управляемого генератора

1 с выхода ЦАП 15 через второй фильтр

16 поступает постоянное напряжение такой величины, чтобы. эквивалентное управляющее напряжение, равное. сумме управляющих напряжений с первого и второго входов управляемого генератора 1, соответствовало заданной вы" ходной частоте.

Напряжение-подставка с выхода

ЦАП 15 формируется следующим образом.

После прихода с выхода ДПКД 2 на вход разрешения установки (V} счетчика 9 короткого импульса счетчик 9 начинает счет импульсов, поступающих на его тактовый вход с выхода второго ДФКД, до заранее установленного числа пЙ /f, . Когда число входных импульсов равно предварительно установленному числу, на выходе перено-. са (P} счетчика 9 появляется отрицательный импульс, который поступает на D-вход второго D-триггера 11, на тактовый вход которого в режиме синхронизма одновременно поступает короткий импульс с ДПКД 2, который разрешает прохождение информации с

D-входа второго D-триггера 11 на его инверсный выход, т.е. второй D-триггер 11 работает здесь как оперативное запоминающее устройство. С инверсного выхода второго D-триггера

ll уровень Лог. l поступает на вход разрешения счета (P, ) реверсивного счетчика 7, запрещая счет импульсов.

К моменту прихода следующего тактового импульса на выходе переноса счетчика 9 опять возникает отрицательный импульс, который поступает на D-вход второго D-триггера 11 и запрещает счет импульсов в реверсивном счетчике 7.

Одновременно импульс с выхода

ДПКД 2 поступает на вход разрешения установки с етчика 9 и разрешает новый период его счета, в котором повторяется все описанное выше. В результате на всех разрядах реверсивного счетчика 7 сохраняется то состояние счета, которое было в момент вхождения в синхронизм, а на выходе

ЦАП 15 — соответствующее напряжение.

В переходном режиме нарушается равенство Й =и f<. Если число импульсов с выхода второго ДФКД 8 в интервале между двумя импульсами с ДПКД 2 меньше установленного в счетчике 9 значения, то на выходе переноса счетчика 9 импульс не успевает появиться, так как счетчик 9 еще раньше сбросится в исходное состояние импульсом с ДПКД 2. При этом на выходе переноса счетчика 9 сохраняется уровень Лог. l который переносится на инверсный выход второго D-триггера

11 и вход разрешения счета реверсивного счетчика 7 в виде уровня Лог. О, разрешающего счет реверсивного счетчика 7 в нужном направлении.

Если число импульсов с выхода второго ДФКД 8 в интервале между им1469554 пульсами с ДПКД 2 больше установквшегося значения в счетчике 9, то на выход переноса счетчика 9 импульс пройдет раньше, чем появится импульс на тактовом входе второго D-триггера 11. Поэтому к приходу тактового импульса уровень Лог. 1 с выхода перекоса счетчика 9 переносится на инверсный выход второго D-триггера 11 в виде Лог. О, разрешающего счет реверсивного счетчика 7. Направление счета реверсивного счетчика 7 задается уровнем сигнала с выхода старmего разряда счетчика 9 через первый

D-триггер 10 на вход реверса реверсивного счетчика 7 в момент прихода импульса на тактовый вход первого

D-триггера 10. Если число импульсов с выхода второго ДФКД 8 в интервале между двумя импульсами с ДПКД 2 меньше установленного в счетчике числа, на выходе старшего разряда счетчика

9 формируется уровень Лог. О, а если больше — то уровень Лог. 1. 25

На тактовый вход реверсивного счетчика 7 импульсы поступают с выхода первого ДФКД 6. Его коэффициент деления выбирается исходя иэ получе- 30 ния максимального быстродействия автопоиска, исходя из динамики системы.

Одновременно с работой автопоиска в переходном .режиме управляющие сигналы с выходов первого и второго D- 35 триггеров 10, 11 поступают на входы первого 12 и второго 13 элементов

HJIH-НЕ, переключая их таким образом, 1 что на первом входе первого элемента ИЛИ-НЕ 12 устанавливается уровень 4р

Лог. О, который разрешает прохождение сигналов по его второму входу, а на первом входе второго элемента ИЛИНЕ 13 устанавливается уровень Лог.l, запрещающий прохождение опорных сиг- 45 налов на первый вход ФД 3. В результате на выходе второго элемента ИЛ1МНЕ

13 устанавливается уровень Лог. О, который разрешает прохождение сигналов управления ФД 3 с выхода первого элемента ИЛИ-НЕ 12 через третий элемент ИЛИ-НЕ 14. При этом с инверсного выхода первого D-триггера 10 через первый и третий элементы ИЛИ-НЕ 12, 14 на первый вход ФД 3 в зависимости. от направления изменения рассогласования поступает уровень Лог. 1 или

Лог. О, в результате чего управляющее напряжение с выхода ФД 3 быстро изменяется в направлении уменьшения возникшего рассогласования.

Как только число импульсов с выхода второго ДФКД 8 н интервале между двумя импульсами с ДПКД 2 становится равным установленному в счетчике 9 числу, на его выходе переноса формируется отрицательный импульс, который поступает на D-вход второго

D-триггера 11 и с приходом тактового импульса на его С-вход проходит на его инверсный выход, запрещая изменение состояния реверсивного счетчика 7 под действием тактовых импульсов на его тактовом входе.

Одновременно Лог. 1 с инверсного выхода второго D-триггера 11 поступает на первый вход первого элемента ИЛИ-НЕ 12 и запрещает прохождение сигнала с инверсного выхода первого

D-триггера 10 на первый вход ФД 3.

Лог. 0 с прямого выхода второго Dтриггера 11 разрешает прохождение через второй элемент ИЛИ-НЕ 13 опорных импульсов с выхода второго ДФКД

8 на первый вход ФД 3 и происходит захват в кольце фазовой автоподстройки. Высокая точность предварительной настройки способствует тому, что в

ФД 3 типа "Выборка — запоминание" импульсы с ДИКД 2 приходят на одну и ту же "пилу" из и пилообразных напряжений, формируемых опорными импульсами. Зто приводит к увеличению в п раз крутизны преобразования ФД 3, что улучшает эффективность отработки внешних возмущений, т.е, повышает помехоустойчивость системы в режиме синхронизма, Формула изобретения

Цифровой синтезатор частот, содержащий последовательно соединенные фазовый детектор, первый фильтр нижних .частот, управляемый генератор и делитель частоты с переменным коэффициентом деления, последовательно соединенные реверсивный счетчик, цифроаналоговый преобразователь и второй фильтр нижних частот, выход которого подключен к второму входу управляемого генератора, последовательно соединенные опорный генератор и первый делитель частоты с фиксированным коэффициентом деления, о т— л и ч а ю шийся тем,.что, с целью повышения быстродействия и поме-

1469554

Составитель Ю.Ковалев

Редактор А.Маковская Техред Л.Сьрдюкова .

Корректор С.Шекмар

Заказ 1365/57 Тираж 879 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент"„ г.ужгород, ул. Гагарина, 101 хоустойчивости, между выходом опорного генератора и входом управления реверсом реверсивного счетчика введены последовательно соединенные второй делитель частоты с фиксированным коэффициентом деления, счетчик и первый D-триггер, а также введены второй D-триггер, первый эле-. мент ИПИ вЂ” НЕ и последовательно сое" 10 диненные второй элемент ИЛИ-НЕ и третий элемент ИЛИ-НЕ, второй вход и выход которого подключены соответственно к выходу первого элемента

ИЛИ-НЕ и к первому входу фазового детектора, второй вход которого соединен с С-входом первого D-триггера, С-входом второго D-триггера, с входом разрешения счета счетчика и подключен к выходу делителя частоты с переменным коэффициентом деления, при этом D-вход и прямой выход второго D-триггера соединены соответственно с выходом переноса счетчика и первым входом второго элемента ИЛИНЕ, первый вход первого элемента

ИЛИ-НЕ соединен с входом разрешения счета реверсивного счетчика и подключен к инверсному выходу второго

D-триггера, второй вход первого элемента ИЛИ-НЕ соединен с инверсным выходом первого D-триггера, второй вход второго элемента ИЛИ-НЕ подключен к выходу второго делителя часто-. ты с фиксированным коэффициентом деления, а выход первого делителя частоты с фиксированным коэффициентом деления соединен с тактовым входом реверсивного счетчика.