Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области цифровой вычислительной техники и может быть использовано в управляющих, моделирующих и вычислительных машинах как арифметический расширитель. Цель изобретения - повышение быстродействия - достигается введением в устройство для умножения, содержащее блок управления, блок управления первым параллельным сумматором, К N-разрядных вычислительных модулей, каждый из которых содержит первый параллельный сумматор и два регистра, блоков согласования и управления вторым параллельным сумматором, а в каждый вычислительный модуль - трех регистров, двух вычитателей и второго параллельного сумматора, что дает возможность организовать умножение знакоразрядных сомножителей способом умножения на два разряда множителя с удвоенной точностью. 1 табл., 1 з.п.ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4312 23/24-24 (22) 19,08.87 (46) 15.04.89. Бюл. ¹ 14 (71) Институт проблем моделирования в энергетике АН УССР (72) В.В.Аристов, В.В.Попков, А.В.Зарановский и А,А.Бальва (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1005035, кл. G 06 F 7/49, 1981.

Авторское свидетельство СССР № 125603 16, кл. G 06 F 7/49, 1984. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано в управляющих, моделирующих и вычислительных машинах как арифметический расширитель.

Изобретение относится к цифровой вычислительной технике и может быть использовано в управляющих, моделирующих и вычислительных машинах как арифметический расширитель.

Цель изобретения — повышение быстродействия устройства.

На фиг.1 изображена функциональ.— ная схема устройства для умножения, на фиг.2 — функциональная схема блока согласования> на фиг.3 — временные диаграммы работы устройства.

Устройство для умножения (фиг.1) содержит блок 1 управления, блоки

2 и 3 управления первым и вторым параллельными сумматорами соответственно блок 4 согласования и К

ÄÄSUÄÄ 1472899 5И 4 G 06 F 7/49

Цель изобретения — .повышение быстродействия — достигается введением в устройство для умножения, содержащее блок управления, блок управления первым параллельным сумматором, К п-разрядных вычислительных модулей, каждый иэ которых содержит первьп параллельный сумматор и два регистра, блоков согласования и управления вторым параллельным сумматором, а в каждый вычислительный модуль — трех регистров, двух вычитателей и второго параллельного сумматора, что дает воэможность организовать умножение знакоразрядных сомножителей способом умножения на два разряда множителя с удвоенной точностью. 1 з.п. ф-лы, 1 табл., 3 ил.

2 и-разрядных вычислительных модулей

5, каждый из которых содержит первый 6 и второй 7 параллельные сумматоры, с первого по пятый регистры

8-12 и первый 13 и второй 14 вычитатели, первый 15 и второй 16 последовательные входы устройства, управляющие входы 17 режима работы, 18 синхронизации, 19 останова и 20 запуска устройства, первый 21 и второй

22 информационные входы устройства и первый 23 и второй 24 информационные выходы устройства.

Блок 4 согласования (фиг.2) содержит первый 25, второй 26 и третий 27 регистры, первый 28 и второй

29 триггеры, первый 30, второй 3 1

1472899 и третий 32 сумматоры-вычитатели и двухразрядный последовательный зна-коразрядный сумматор 33.

Устройство для умножения работает следующим образом.

Вначале выбирается режим работы.

При работе в первом режиме производится умножение двух сомножителей, которые поступают в дополнительном коде в устройство на информационные входы 21 и 22 ° При работе во втором режиме производится умножение сомножителей, один из которых поступает на информационный вход 22, а второй— на последовательные входы 15 и 16 устройства в последовательном знакоразрядном коде. Для выбора режима на управляющий вход 17 устройства пода- 20 ется соответствующий сигнал. Работа устройства как в п ргом, так и во втором режимах начинается с подачи на запускающий вход 20 устройства единичного импульса произвольной дли- 25 тельности. При поступленииэтого импульса производится установка в "0" регистров 8, 10 и 11 в каждом вычислительном модуле 5, регистров 25,26 и 27 и триггеров 28 и 29 блока 4согласования. Запись сомножителей в регистры 9 и 12 вычислительных модулей 5 производится по переднему фрон= ту запускающего импульса. Ввиду того, что вычисления на параллельных сумматорах 6 и 7 производятся в знакоразрядной системе счисления, поступающие значения операндов в параллельном дополнительном коде при первом режиме функционирования преобразуются в параллельный знакораз- рядный код .по алгоритму Бутта. Преобразование осуществляется при помощи монтажного соединения.

При работе в первом режиме в блоке 1 управления через время, вырабатывается серия импульсов с периодом Т ыч, которая поступает на первый и второй синхронизирующие выходы блока управления. При этом г

Ъ1 Tñì< Тсм2+ТБч я

Т рц 1 Трг э где Т >, и Т,„— время срабатывания первого и второго сумматоров

Т ц — время срабатывания блоков управления первым и вторым параллельными сумматорами.

Таким образом, процесс вычисления осуществляется следующим образом.

Па первом шаге, равном по длительности <, производится умножение множимого на первую старшую цифру множителя и сложение с удвоенной величиной числа, хранящегося в регистре 8, которое в данном случае равно нулю. В регистр 8 поступает результат с второго сумматора 7, в котором также происходит сложение сдвинутого результата после первого сумматора и произведения множимого на вторую старшую цифру сомножителя.

Работа сумматоров осуществляется под управлением блоков 2 и 3 управления первым и вторым параллельным сумматорами. На выходах этих блоков формируются сигналы, приведенные в ! таблице .

С появлением первого импульса из синхронизирующей серии в регистре 8 записывается первое значение частичного произведения. Затем процесс пов=торяется.

После каждой вычислительной итерации с выхода старшего разряца регистра 8 полученное значение поступает в блок 4 согласования, где совместно со значениями положительного и отрицательного переносов и старшего разряда первого 6 и второго 7 параллельных сумматоров осуществляется операция свертки при помощи двухразрядного последовательного знакоразрядного сумматора 33. После четырех тактов на последовательных выходах блока 4 формируются две старшие цифры результата, которые поступают в регйстры 10 и 11 первого вычислительного модуля 5 (1), причем в первый из них поступают четные разряды результата, а во второй — нечетные, По прошествии К шагов, где К = n/2 (n— разрядность операндов), в регистрах

10 и 11 вычислительных модулей 5 формируются результаты А, А,..., А„ (для четных разрядов) и А<, А

А „ 7 (для нечетных разрядов).

Преобразование избыточного кода в дополнительный осуществляется путем выполнения операции А;-А; на вы1472899 ке управления.

45

55 читателе 14 вычислительного модуля

5 (1) и сумматорах-вычитателях 31 и

32 блока 4 согласования. Причем для получения дополнительного кода на выходе сумматора-вычитателя 31 блока 4 согласования осуществляется предварительное суммирование на сумматоре-вычитателе 30 сгруппированных с соответствующими весами как положительных, так и отрицательных цифр с учетом формирования возможных при этом переносов. Таким образом, после всех итераций в блоке 1 управления формируется сигнал, запрещающий формирование синхронйзирующих импульсов. На информационных выходах

23 и 24 устройства формируется результат умножения с удвоенной точ— ностью.

Работа во втором режиме происходит под внешним управлением, а процесс вычисления аналогичен процессу при первом режиме. Управление прекращением подачи внешней синхросерии осуществляется сигналом останова в блоФормула изобретения

1. Устройство для умножения, содержащее блок управления, блок управления первым параллельным сумматором, К и-разрядных вычислительных модулей, каждый из которых содержит первый параллельный сумматор и первый и второй регистры, причем выходы первого и второго регистров в каждом -м вычислительном модуле (i = 1,..., К) соединены соответственно с первым и вторым информационными входами первого параллельного сумматора, вход положительных и отрицательных переносов первого параллельного сумматора j-го вычислительного модуля соединен с выходом положительных и отрицательных переносов первого параллельного сумматора (j+1.)-го вычислительного модуля (j 1,е .° ..>,К 1) управляющии вход первого параллельного сумматора i-го вычислительного модуля соединен с выходом блока управления первым параллельным сумматором, первый вход которого соединен с первым входом блока управления и входом режима работы устройства, первый последовательный вход которого соединен с вторым входом блока управле5

30 ния первым параллельным сумматором, вход синхронизации устройства соединен с вторым входом блока управления, первый выход которого соединен с выходом останова устройства, первый выход синхронизации блока управления соединен с входом синхронизации первого регистра каждого го вычислительного модуля, вход сброса которого соединен с вторым выходом блока управления, третий вход которого соединен с входом запуска устройства и управляющим входом второго регистра каждого i-ro вычислительного модуля, информационный вход которого соединен с первым информационным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок согласования, блок управления вторым параллельным сумматором, а в каждый i-и вычислительный Модуль — третий, четвертый и пятый ре- . гистры, два вычислителя и второй параллельный сумматор, причем в каждом

i-м вычислительном модуле первый и второй информационные входы второго параллельного сумматора соединены соответственно с выходами первого параллельного сумматора и второго регистра, выход второго параллельного сумматора соединен с информационным входом первого регистра, выход которого соединен с информационным входом первого вычитателя, первые выходы третьего и четвертого регистров соединены с информационными входами второго вычитателя, выход первого вычитателя каждого i-ro вычислительного модуля соединен с первым и вторым параллельными выходами блока согласования и первым информационным выходом устройства, второй информационный выход которого соединен с выходом второго вычитателя каждого -го вычислительного модуля, первый и второй последовательные выI ходы блока согласования соединены.соответственно с информационными входами третьего и четвертого регистров первого вычислительного модуля, вторые выходы третьего и четвертого регистров j-ro вычислитель-. ного модуля соединены соответственно с информационными входами третьего и четвертого регистров (j+1)-ro вычислительного модуля, первый выход синхронизации блока управления сое1472899 динен с первым входом синхронизации блока согласования, второй вход синхронизации которого соединен с вторым выходом синхронизации блока управления и входами синхронизации третьего, четвертого и пятого регистров каждого 1-го вычислительного модуля, второй выход блока управления соединен с входами сброса блока согласования и третьего и четвертого регистров каждого i-ro вычислительного модуля, первый вход блока управления вторым сумматором соединен с входом режима работы устройства, второй последовательный вход которого соединен с вторым входом блока управления вторым параллельным сумматором, выход которого соединен с управляющим входом второго параллельного сумматора каждого

i-ro вычислительного . одуля, вход положительного и отрицательного переносов второго параллельного сумматора j-ro вычислительного модуля соединен с выходом положительного и отрицательного переносов второго параллельного сумматора (j+1)-го вычислительного модуля, выходы положительного и отрицательного переносов первого и второго параллельных сумматоров первого вычислительного модуля соединены соответственно с первым и вторым входами положительного и отрицательного переносов блока согласования, вход запуска устройства соединен с управляющим входом пятого регистра каждого i-ro вычислительного модуля, первый информационный вход которого соединен с вторым информационным входом устройства, третий информационный выход которого -соединен с первым последовательным выходом пятого регистра первого вычислительного модуля, вто° рой и третий последовательный выходы старших разрядов которого соединены соответственно с третьими входами блоков управления первым и вторым параллельными сумматорами, второй информационный вход пятого регистра

j-ro вычислительного модуля соединен с третьим последовательным выходом пятого регистра (j+1)-го вычислительного модуля, выход старшего разряда первого регистра первого вычислительного модуля соединен с информационным последовательным входом блока согласования.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок согласования содержит три регистра, два триггера, три сумматора-вычитателя и двухразрядный последовательный знакоразрядный сумматор, первый вход которого соединен с информационным последовательным входом блока, первый вход положительного и отрицательного переносов которого соединен с первым информационным входом первого регистра, второй информационный вход которого соединен с вторым входом положительного и отрицательного переносов блока и вторым входом двухразрядного последовательного знакоразрядного сумматора,третий и четвертый входы которого соединены соответственно с первым и вторым выходами первого регистра и первым и вторым входами первого сумматора-вычитателя, разрядные выходы двухразрядного последовательного знакоразрядного сумматора соединены с входами соответствующих разрядов второго регистра, выходы первого, второго и третьего разрядов которого соединены соответственно с входами первого, второго и третьего разрядов третьего регистра, вход четгертого разряда которого соединен с выходом первого триггера, информационный вход которого соединен с выходом четвертого разряда второго регистра, выход которого соединен с выходами переноса и четвертого разряpа первого сумматора-вычитателя и первым входом второго сумматора-вычитателя, второй вход которого соединен с выходами первого, второго и третьего разрядов первого сумматоравычитателя, а выход — с вторым параллельным выходом блока, первый параллельный выход которого соединен с выходом третьего сумматоравычитателя, первый вход которого соединен с четвертым выходом третьего регистра и выходом второго разряда второго регистра, выходы первого и третьего разрядов которого соединены с вторым входом третьего сумматора-вычитателя, первый и второй выходы третьего регистра соединены с первым последовательным вы-. ходом блока, второй последовательный выход блока соединен с третьим и четвертым выходами третьего регистра, синхровход которого соединен с синl0

1472899 выходе блока сумматором

Вид операции, выполняемой сумматором

r r r r

А; А, 0 0

0 1

1 0

1 °

0 0 О 1

0 1 1 0

1 0 1 0

0 0 0 1

С = А

С = А — В

С=А+В

С=А

22 хровходом первого триггера и вторым входом синхронизации блока, вход сброса которого соединен с входами сброса первого, второго и третьего регистров и первого и второго триггеров, первый вход синхронизации блока соединен с синхровходами первого и второго регистров и второго триггера, информационный вход кото1

Сигналы на входе Сигналы на блока управления управления сумматором рого соединен с выходом значения промежуточного результата двухразрядного последовательного .знакоразрядного сумматора, вход значения промежуточного результата которого соединен с выходом второго триггера и первым входом первого сумматора-вычитателя.

1472899

И

Рг t.l

Яьи.23

24

Составитель Е.Мурзина

Редактор И.Рыбченко Техред N.ÄHäûê Корректор С.Черни

Заказ 1711/47 Тираж 667 Подписное

ВЯИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Б-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина» 101