Устройство для откладки программ

Устройство для откладки программ

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано в процессе отладки программ задач СЦВМ. Цель изобретениясокращение объема отладочной памяти. Цель достигается за счет введения одноразрядного блока памяти. Устройство содержит блок 1 отладочной памяти, блок 2 элементов ИЛИ, триггер 3, дешифратор 4, блоки 5<SB POS="POST">1</SB>-5<SB POS="POST">п</SB> постоянной памяти, элементы 6,7 задержки, одноразрядный блок памяти 8, регистр базового адреса 9,регистр адреса 10, элементы И 18,17. Изобретение позволяет увеличить объем отлаживаемых программ при небольшой информационной емкости отладочного блока памяти путем модификации адреса отладочного блока и замещения последним любого из нескольких постоянных запоминающих блоков. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН.„„SU„„1414656 (51) 4 G 06 F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H A9TOPCHOMV СВИДЕТЕЛЬСТВУ

Ю 75

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

f10 ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4277378/24-24 (22) 06.07.87 (46) 23.04.89. Бюл. ¹ 15 (72) Л.О.Беспалов, А.П.Гладких, В.Я.Зельченко и И.Н.Рахманин (53) 681.3(088.8) (56) Авторское свидетельство СССР № 613326, кл. С 06 F 15/06, 1976.

Авторское свидетельство СССР № 1251.087, кл. G 06 F 11/28, 1985. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ (57) Изобретение относится к области вычислительной техники и может быть использовано в процессе отладки программ задач СЦВМ. Цель изобретения сокращение объема отладочной памяти.

Цель достигается за счет введения одноразрядного блока памяти. Устройство содержит блок 1 отладочной памяти, блок 2 элементов ИЛИ, триггер

3, дешифратор 4, блоки 5 -5 „ постоянной памяти, элементы 6, 7 задержки, одноразрядный блок памяти 8, регистр базового адреса 9, регистр адреса

10, элементы И 18, 17. Изобретение позволяет увеличить объем отлаживаемых программ при небольшой информационной емкости отладочного блока памяти путем модификации адреса отладочного блока и замещения последним любого из нескольких постоянных запоминающих блоков. 1 ил. использовано в процессе отладки программ задач специализированных цифровых вычислительных машин (СЦВИ) или 5 систем для обработки цифровых данных, работающих в реальном масштабе времени.

Цель изобретения — сокращение объема отладочной памяти, На чертеже показана блок-схема устройства.

Устройство содержит блок 1 отладочной памяти, блок 2 элементов ИЛИ, триггер 3, дешифратор 4, блоки 5,—

5 постоянной памяти, элементы 6 и

7 задержки, одноразрядный блок 8 памяти, регистр 9 базового адреса, регистр 10 адреса, первый адресный вход 11, второй адресный вход

12, вход 13 опроса считывания, вход

14 опроса записи, информационный вход

i5 информационный выход 16 и элементы И 17 и 18.

Устройство работает следующим образом.

В блок 1 отладочной памяти производится загрузка исходного варианта программы, подлежащей отладке, для чего на информационный вход 15 и на адресный вход 12 устройства подаются соответственно коды командных слов и их текущие адреса, а на вход

14 — сигналы записи. Затем в однораз рядном блоке 8 памяти оператором или с помощью операционной системы производится формирование (запись) единицы в той ячейке блока 8, адрес которой соответствует базовому адресу (или номеру) замещаемого блока (ПЗБ) 40

5, — 5 „. После этого устройство преводится в режим отладки программ и отработки алгоритмов CIJBC для чего на входы 12 и 11 из ЦВИ подается код текущего и базового адресов, а на 45 вход 13 — сигнал опроса считывания.

Значения текущего и базового адресов запоминаются соответственно в регистрах 10 и 9, Сигнал опроса считывания с входа 13 устройства, поступая на первый вход блока 8, вызывает считывание информации (признака необходимости замещения) с блока 8, причем адрес считываемой ячейки определяется значением кода, хранящегося в регистре 9. Признак необходимости замещения, считанный с блока 8, запоминается в триггере 3, который в этом случае устанавливается в единичное

14746

Изобретение относится к цифровой вычислительной технике и может быть

56 2 состояние. Одновременно с этим сигнал опроса считывания, задержанный с помощью элемента 6 на время завершения переходных процессов в блоке 8 и переключения триггера 3, поступает на первые входы элементов И 17 и 18 и по разрешению, выставленному триггером 3 для элемента И 18, проходит на выход этого элемента. Сигнал опроса с выхода элемента И 18 поступает на четвертый вход блока 1 отладочной памяти и на вход элемента 7 задержки. В первом случае его появление вызывает считывание команды отлаживаемой программы с блока 1 н передачу ее через блок 2 на выход устройства. Во втором случае сигнал onроса, задержанный элементом 6, подается на второй вход триггера 3 и устанавливает его в исходное состояние, которое при работе устройства с блоком 1 отладочной памяти сохраняется до прихода очередного сигнала опроса, Если в ячейке одноразрядного блока 8 памяти по адресу, выставленному регистром 9, записан "0", ro появление очередного сигнала опроса не при" водит к считыванию с блока 8 информации, указывающей на необходимость замещения отладочным блоком одного из блоком ПЗБ. Триггер 3 сохраняет свое исходное состояние, обеспечивая прохождение сигнала опроса через элемент И 17 на вход дешифратора 4 и далее на один из входов блоков

5, — 5 „. В результате командная информация, зафиксированная в ПЗБ, считывается из выбранного блока и через блок 2 поступает на выход 16 устройства.

Формула изобретения

Устройство для отладки программ, содержащее регистр адреса, регистр базового адреса, и блоков постоянной памяти, блок отладочной памяти, дешифратор, триггер, два элемента задержки, два элемента И, блок элементов ИЛИ, причем вход опроса устройства через первый элемент задержки соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с прямым и инверсным выходами триггера, нулевой вход которого соединен через второй элемент задержки с выходом

1474656

Составитель И.Сафронова

Техред М.Дидык Корректор М.Самборская

Редактор О.Юрковецкая

Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 1895/47

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 первого элемента И, информационные вход и выход регистра базового адреса подключены соответственно к первому адресному входу устройства и ин5 формационному входу дешифратора, информационный вход регистра адреса является вторым адресным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения объема отладочной памяти, устройство содержит одноразрядный блок памяти, причем адресный вход и вход считывания одноразрядного блока памяти соединены соответственно с выходом регистра базового адреса и входом опроса устройства, выход одноразрядного блока памяти соединен с единичным входом триггера, выход второго элемента И соединен с тактовым входом дешифратора, выходы которого соединены с входами считывания соответствующих блоков постоянной памяти, выход регистра адреса соединен с адресными входами блоков постоянной памяти и блока отладочной памяти, вход считывания блока отладочной памяти соединен с выходом первого элемента И, выходы блоков постоянной памяти и блока отладочной памяти соединены с соответствующими входами блока элементов ИЛИ, выход которого является информационным выходом устройства, вход записи и информационный вход блока отладочной памяти являются соответственно входом записи и информационным входом устройства.