Устройство для формирования изображения на экране телевизионного приемника

Устройство для формирования изображения на экране телевизионного приемника

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для визуального контроля параметров различных процессов. Цель изобретениярасширение области применения устройства путем формирования в реальном масштабе времени совмещенного в одном кадре изображения текущей и ретроспективной информации о быстропротекающих процессах, которая достигается введением блока сравнения, четвертого элемента ИЛИ, элемента И, триггера, трех групп элементов 2И-ИЛИ с соответствующими функциональными связями. В устройстве осуществляется поочередный вывод на экран телевизионного приемника информации из блока оперативной памяти, что позволяет наблюдать текущую ретроспективную информацию в одном кадре. 2 з.п. ф-лы, 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК 11 4 С 09 С 1/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4291610/24-24 (22) 28. 07.87 .(46) 23.04.89. Бюл. Ф 15 (71) Специальное конструкторское бюро "Кибернетика" с опытным производ-. ством Института кибернетики АН АЗССР (72) О. К. Нусратов, С. Б. Ситков, P К. Симонян, F.. Д. Дворянкина и А. P. Степанов (53) 681.327.11(088.8) (56) Ав торское свидетельство СССР

9 1072092, кл. G 09 G 1/16, 1982.

Авторское свидетельство СССР

Р 1288751, кл. G 09 С 1/16, 1985. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

ИЗОБРАЖЕНИЯ НА ЭКРАНЕ. ТЕЛЕВИЗИОННОГО

ПРИЕМНИКА (57) Изобретение относится к автоматике и вычислительной технике и мо1

Изобретение относится к автоматике и вычислительной технике и может быть использовано для визуального контроля параметров различных процессов.

Цель изобретения — расширение области применения устройства путем формирования в реальном масштабе времени совмещенного в одном кадре изображения текущей и ретроспективной информации и быстропротекающих процес-.

I с ах.

На фиг. 1 приведена блок-схема устройства; на фиг. 2 — блок-схема. вычисления, на фиг. 3 — блок-схема первого блока оперативной памяти;

ÄÄSUÄÄ 1474727 А1 жет быть использовано для визуального контроля параметров различных процессов. Цель изобретения — расширение области применения устройства путем формирования в. реальном масштабе времени совмещенного в одном кадре изображения текущей и ретроспективной информации о быстропротекающих процессах. В устройство введены блок сравнения, четвертый элемент ИЛИ, элемент

И, триггер и группы элементов 2И-ИЛИ .с соответствующими функциональными связями. В устройстве осуществляется поочередный вывод на экран телевизионного приемника информации из блоков оперативной памяти, что позволяет наблюдать текущую и ретроспективную информацию в одном кадре. 2 з.п . ф-лы, 6 ил.

2 на фиг. 4 — блок-схема коммутатора; на фиг. 5 — блок-схема блока регенерации; на фиг. 6 — отображение на экране телевизионного приемника текущей и ретроспективной информации, хранящейся в блоках оперативной памяти.

Устройство содержит блок l приема данных, вычислитель 2, коммутатор 3, первый 4, второй 5 блоки оперативной памяти, блок 6 регенерации изображения, формирователь 7 видеосигнала, первую 8, вторую 9 и третью 10 группы элементов 2И-ИЛИ, блок 11 сравнения, первый 12, второй 13 и третий

1 14 преобразователи кодов, четвертый

14747?7 элемент ИЛИ 15, элемент И 16, первый

17,. второй 18, третий 19, четвертый

20, пятый 21 и шестой 22 регистры, триггер 23, первый 24, второй 25, третий 26 элементы ИЛИ, Вычислитель 2 содержит регистр

27 границы, регистр 28 адреса, регистр 29 маски, регистр 30 цвета, первый 31 и второй 32. триггеры, формирователь 33, дешифратор 34, третий

35, четвертый 36 триггеры, блок 37 сравнения, второй элемент НЕ 38, первый 39 и второй 40 элементы ИЛИ, первую 41 и вторую 42 группы элементов И, первый элемент НЕ 43.

Блок 4 оперативной памяти содержит первую 44, вторую 45, третью 46 группы инверторов, первый 47, второй

48, третий 49 сумматоры, первый 50, второй 51, третий 52. узлы памяти, первую 53, вторую 54, третью 55 груп. пы элементов И.

Коммутатор 3 содержит элемент НЕ

56, первый 57, второй 58, и-ый 59 . 25 элементы 2И-ИЛИ.

Блок 6 регенерации изображения содержит первый 60 и второй 61 счетчики, первый 62, второй 63, третий

64, четвертый 65, пятый 66 и шестой 30

67 формирователи, регистр 68, элемент HF. 69, генератор 70 импульсов, первый 71, второй 72 элементы задержки.

Позициями 73 и 74 обозначены соответственно информационные входы и вход начальной установки устройства, а позициями 75, 7 и 77 — информационный выход устройства для подключения к видеовходу телевизионного приемника и управляющие выходы устройства для подключения к синхровходам телевизионного приемника.

Позициями 78-96 обозначены соответствующие выходы вычислителя 2.

Устройство работает следующим образом.

На группу информационных входов устройства иэ внешнего источника (не показан) подается информационный код, который проходит через блок 1 приема . данных и поступает в вычислитель 2.

Структура информационного кода имеет следующий mp„:

55 Ф где А — код координат точки изображения, соответствующий коду адреса одноименных ячеек памяти;

 — код признака разграничительной линии;

С вЂ” код выбора устройства памяти;

0 — код режима работы устройства;

Š— код маски;

F — код цвета.

В рассматриваемом случае .разрядность кодов признака разграничительной линии, выбора блоков памяти, режима работы устройства равна одному разряду, а разрядность кодов маски и цвета — трем разрядам. Разрядность кода адреса зависит от объема памяти и информационной емкости экрана.

Код режима работы устройства определяет режим работы устройства. При наличии логической "1" в разряде режима работы устройства оно работает в режиме "Ретроспективное изображение

Код блока памяти определяет блок памяти, к которому происходит обращение. При поступлении с седьмого выхода блока 6 регенерации изображения на первый управляющий вход вычислителя 2 сигнала "Запись" на выходах последнего устанавливаются код координат точки изображения, код выборки элемента памяти, код координаты разграничительной линии, шестиразрядный код маски, трехразрядный код цвета.

Код выборки элемента памяти с шестнадцатого 84 и .семнадцатого 85 выходов вычислителя 2 одновременно подается на управляющие входы первого 4 и второго 5 блоков. Код маски с десятого 86, одиннадцатого 87, двенадцатого 88, трин адцато го 89, че тырн адцатого 91 и пятнадцатого 91 выходов вычислителя 2 поразрядно подается на информационные входы вторых групп первого 4 и второго 5 блоков. Код цвета с седьмого 78, восьмого 79 и девятого 80 выходов вычислителя 2 одновременно подается на информационные входы первых групп первого 4 и второго 5 блоков . Код координат точки изображения с второго 82 и третьего

83 выходов вычислителя 2 подается на информационные входы первой группы коммутатора 3. Код маски (логическая

"1" в соответствующем разряде) служит для выбора заданного узла памяти в соответствующем блоке памяти, в

1474727

При поступлении новой текущей ин- 45 формации разграничительная линия перемещается в новую точку экрана, Разграничительная линия движется от левого края экрана телевизионного приемника до правого. При достижении правого края экрана разграничительная линия вновь начинает передвигаться слев а нап раво.

По принятию кодов режима работы устройства и выбора блока памяти с девятнадцатого 94 и восемнадцатого

93 выходов вычислителя 2 вступают управляющие сигналы соответственно на первые и вторые входы элементов 2И55 элемент памяти которого записывается информация, Адрес элемента памяти задается кодом выборки элемента памяти (логический "0 в соответствующем разряде) .

С первого 81 выхода вычислителя

2 на управляющий вход коммутатора 3 поступает сигнал управления, разре- 10 шающий прохождение через последний сигналов, определяющих код координат точки изображения, поступающих на информационные входы первой группы коммутатора 3 с второго 82 и третьего 15

83 выходов вычислителя 2 на адресные входы первого 4 и второго 5 блоков.

Код координат точки изображения выбирает ячейку памяти, в которую будет записываться информация, зада- 20 ваемая кодом цвета, При наличии логической "1" в заданном разряде кода цвета в ячейку памяти записывается логическая "1 . При наличии логичес-. кой "1" в разряде .признака разграни-. чительной линии в поступившем информационном коде на информационные входы вычислителя 2 с пятого 95 и шестого 96 выходов последнего код координаты Х разграничительной линии подается на группу входов второй группы блока 11 сравнения.

Разграничительная линия представляет собой вертикальную линию белого цвета на экране телевизионного прием- З5 ника (не показан) и является границей между текущей и ретроспективной информациями. Текущая информация строится слева от разграничительной ли-. нии, а ретроспективная — справа. 40

Изображение на экране телевизионного приемника имеет вид, представленный на фиг. 6.

ИЛИ первой 8, второй 9 и третьей 10 групп. о

По заполнению объема памяти первого блока 5 из внешнего источника (не показан) подается информационный код, содержащий в разряде кода выбора бло1 ка памяти код второго блока 5, который будет установлен до заполнения всего объема памяти второго блока 5. I

На время заполнения второго блока 5 в первом блоке 4 сохраняется ретроспективная информация. Информация, записываемая во втором блоке 5, текущая информация.

По окончании режима Запись с седьмого выхода блока 6 регенерации изображения на вход управления записью-чтением вычислителя 2 наступает сигнал "Чтение". По принятию сигнала

"Чтение" с первого выхода 81 вычислителя 2 на управляющий вход коммутатора 3 поступает сигнал управления, разрешающий прохождение сигналов, определяющих код адреса ячеек памяти и поступающих с десятью и одиннадцатью выходов блока 6 на информационные входы второй группы коммутатора

3, с выходов которого сигналы одновременно поступают на адресные входы первого 4 и второго 5 блоков.

Одновременно на десятом 86, одиннадцатом 87, двенадцатом 88, тринадцатом 89, четырнадцатом 90 и пятнадцатом 91 выходах вычислителя 2 устанавливается код маски, соответствующий режиму "Чтение" в первом 4 и втором 5 блоках (логический "0" во всех разрядах), который подается на первые группы информационных входов последних, и выполняется считывание информации из з аданных одноиме нных ячеек памяти одновременно первого 4 и: второго 5 блоков. Информационные коды с выходов первого блока 4 подаются на одни из входов элементов 2И-ИЛИ соответственно первой 8, второй 9 и третьей 10 групп, на другие входы которых подаются информационные коды соответственно с выходов второго блока 5. При поступлении с девятнадцатого выхода 94 вычислителя. 2 разрешающих сигналов на первые управляющие входы элементов 2И-ИЛИ первой 8, второй 9 и третьей 10 групп на выходы послед— них проходят информационные коды, имеющиеся на одних из входов элементов .2И-ИЛИ первой 8, второй 9 и тре 1474727 тьей 10 групп, и на экран телевизионного приемника выводится текущая информация, по о конч анин ко торой начинается построение на экране разгра- 5 ничительной линии. При наличии разрешающих сигналов на вторых управляющих входах элементов 2И-ИЛИ первой

8, второй 9 и третьей 10 групп на выходы последни< проводят информацион- 10 ные коды с других входов элементов

2И-HJIH первой 8, второй 9 и третьей

l0 групп, информационные коды с выходов которых подаются на входы соот-, . ветственно первого 12, второго 13 и 15 третьего 14 преобразователей кода.

С третьего и четвертого выходов блока 6 на первые управляющие входы первого 17, второго 18, третьего 19, четвертого 20, пятого 21 и шестого 20

22 регистров поступают соответственно сигналы управления, определяющие режим работы этих регистров. "Сдвиг" и "Загрузка". Причем, если первый

17, третий 1 9 и пятый 21 регистры работают в режиме "Сдвиг", то второй ,18, четвертый 20 и шестой 22 регистры работают в режиме "Загрузка" и наоборот.

В случае, когда на первые управляющие входы первого 17, третьего 19 и пятого, 21 регистров с третьего вы-, хода блока 6 поступает сигнал управления "Сдвиг", а на первые управляющие входы второго 18, четвертого 20 и шестого 22 регистров с четвертого выхода блока 6 поступает сигнал "Загрузка", то при поступлении с пятого выхода блока 6 на вторые управляющие входы первого 17, второго 18, третье-. 40 го 19, четвертого 20, пятого 21 q шестого 22 регистров стробирующих сигналов "Загрузка" коды с информационных входов первого 17, второго 18, третьего 19, четвертого 20, пятого

21 и шестого 22 регистров записываются во второй !8, четвертый 20 и шестой 22 регистры. При поступлении с .шестого выхода блока 6 на третьи управляющие входы первого 17, второго

18, третьего 19, четвертого 20, пятого 21 и шестого 22 регистров,стро, бирующих сигналов "Сдвиг" информация, имеющаяся в первом 17, третьем 19 и пятом 21 регистрах, побитно сдвигает- 5 ся и с их выходов сигналы поступают на цервые входы соответственно первого 24, второго 25 и третьего 26 элементов ИЛИ с выходов которых сигнаЭ

I лы поступают на соответствующие информационные входы формирователя 7 видеосигнала, на синхровходы которого с первого и второго выходов блока 6 поступают управляющие сигналы— строчный и кадровый гасящие соо тве тственно. На выходе формирователя 7 видеосигнала появляется видеосигнал, который поступает на информационный выход устройства для подключения к видеовходу телевизионного приемника.

С восьмого и девятого выходов бло. ка 6 на первый и второй управляющие входы устройства поступают соответственно сигналы строчной и кадровой синхронизации для подключения к синхровходам телевизионного приемника.

По принятию сигнала чтение" с четвертого выхода 92 вычислителя 2 на управляющий вход элемента И 16 поступает сигнал высокого логического уровня, разрешающий построение разграничительной линии на экране телевизионного приемника. Одновременно с третьего, двенадцатого, тринадцатого, десятого и одиннадцатого выходов блока 6 подается код текущей координаты Х на входы первой группы блока 11 сравнения, который сравнивается с кодом координаты X разграничительной линии, который подается на входы второй группы блока 11 сравнения с пятого 95 и шестого 96 выходов вычислителя 2. При сравнении кодов, имеющихся на входах блока 11, на его выходе формируется сигнал высокого логического уровня, поступающий на информационный вход элемента И 16, при этом на его выходе формируется сигнал, поступающий на третьи входи одновременно первого 24, второго 25 и третьего 26 элементов

ИЛИ, с выходов которых сигналы поступают на информационные входы формирователя 7, с выхода которого сигнал поступает на информационный выход устройства, Одновременно сигнал высокого логического уровня с выхода блока 11 проходит через четвертый элемент ИЛИ 15 на синхровход триггера

23 и устанавливает последний в состо. яние "1", так как на его информационный вход поступает сигнал высокого логического уровня с его инверсного выхода (до начала работы по сигналу

"НУ" на входе 74 устройства триггер

23 был установлен в состояние "0").

С прямого выхода триггера 23 сигнал

1474727 поступает на вход управления режимом выборки вычислителя 2. При этом в последнем на девятнадцатом 94 и восемнадцатом 93 выходах изменяются третий и четвертый управляющие сигналы, разрешая вывод содержимого объема памяти второго блока 5 на экран телевизионного приемника, и на нем строится ретроспективное изобра- 10 жение. При поступлении с первого выхода блока 6 на вход четвертого элемента ИЛИ 1 5 строчного гасящего импульса на выходе последнего формируется сигнал,,поступающий на синхро- 15 вход триггера 23 и устанавливающий

его в состояние "О". После этого сигнал с прямого выхода триггера 23 поступает на вход управления выборки вычислителя 2 и устанавливает в пер- 20 воначальное состояние третий и четвертый управляющие сигналы, вырабатывающиеся на выходах 94 и 93 вычислителя 2.

Следующая строка выводится на экран телевизионного приемника аналогично предыдущей.

Вычислитель 2 работает следующим образом.

С информационных входов вычислите- З0 ля 2 на информационные входы регистра

28 адреса, регистра 29 маски, регистра 30 цвета поразрядно подается иразрядный код.

Одновременно на синхровход триггера 31, синхровходы регистра 28 адреса, регистра 29 маски,.регистра 30 цвета по первому информационному входу вычислителя 2 поступает синхросигнал, тем самым записывая в регистр 40

28 адреса, регистр 29 маски, регистр

30 цвета имеющиеся,на их информационных входах коды и устанавливая триггер 31 в состояние логической "1" (на информационный вход первого триг- 45 гера 31 постоянно подается сигнал высокого логического. уровня).

Выход триггера 31 подключен к информационному входу триггера 32. При поступлении по. входу управления за- 50 писью-чтением вычислителя 2 сигнала

"Запись" на синхровход триггера 32 последний устанавливается в состояние логической "1" и с его прямого выхода сигнал высокого логического 55 уровня одновременно поступает на четвертый выход вычислителя 2, на вход формирователя 33 и управляющие входы регистра 28 адреса, регистра 29 маски, регистра 30 цвета, тем самым разрешая выдачу на их выходы хранящихся там кодов.

С выхода регистра ЭО код цвета поразрядно подается на выходы 78, 69 и 80 вычислителя 2.

С выхода разряда кода выбора блока памяти регистра 29 маски сигнал одновременно поступает на информационный вход триггера 35, управляющие входы элементов первой 41 группы и вход элемента HE 43, с выхода которого сигнал поступает на управляющие входы элементов И второй 42 группы. При

I поступлении с выхода разряда кода выбора блока памяти регистра 29 маски сигнала высокого логического уровня информационный код, подающийся с трех младших разрядов регистра 29 маски, проходит через элемент И первой 41 группы на выходы 89 — 91 вычислителя 2, а на выходах элементов И второй 42 группы формируются сигналы низкого логического уровня, которые поступают на выходы 86 — 88 вычислителя 2 ° При поступлении выхода разряда кода выбора блока памяти регистра 29 маски сигнала низкого логического уровня информационный код, подающийся с трех младших рАзрядов регистра 29 маски, проходит через элементы И 42 группы на выходы 86 — 88 вычислителя 2, а на выходах элементов

И первой 41 .группы формируются сигналы низкого логического уровня, которые поступают на выходы 89-91 вычислителя 2.

С выхода разряда кода режима работы устройства сигнал высокого логического уровня поступает одновременно на управляющий вход триггера 35, устанавливая его в состояние логической "1",и информационный вход триггера 36.

С выходов регистра 28 адреса код одновременно подается на выходы 82 и

83 вычислителя 2 и на информационные входы первой группы 27 регистра границы. С информационных выходов регистра 28 адреса код одновременно подается на входы дешифратора 34 и на информационные входы второй группы регистра 27, на управляющий вход которого с выхода разряда кода признака разграничительной линии регистра

29 маски поступает сигнал высокого логического уровня и разрешает запись в регистр 27 границы кода, име1474727

12 ющегося на его информационных входах.

С выходов регистра 27 границы код подается на выходы 95 и 96 вычислителя 2. С выхода формирователя 33 сигнал управления одновременно поступает на управляющий вход дешифратора 34, разрешая его работу, и на синхровходы триггеров 35 и 36. При этом на выходах дешифратора 34 вырабатывается код, соответствующий коду, имеющемуся на его входах, триг.геры 35 и 36 устанавливаются в состояние, соотве тствующее коду, име ющемуся на их информационных входах.

С выходов дешифратора 34 код подается на выходы 84 и 85 вычислителя 2.

С прямого выхода триггера 36 сигнал поступает на выход 92 вычислителя 2.

С выхода триггера 35 сигнал поступает на вход блока 37 сравнения, на другой вход ко то po ro сигнал по с тупает с входа управления режимом выборки вычислителя 2. С выхода блока 37 сигнал поступает одновременно на вход элемента ИЛИ 39 и на вход элемента

НЕ 38, с выхода которого сигнал поступает на вход элемента ИЛИ 40. При поступлении с инверсного выхода триггера 36 сигнал высокого уровня с вы"с

1 ходов элементов ИЛИ 39 и 40 сигналы высокого, логического уровня поступают соответственно на выходы 94 и 93 вычислителя 2. При по ступленин с инверсного выхода триггера 36 сигнала низкого логического уровня, а с выхода блока 37 — сигнала вьЫокого логическрго уровня, на .выходе элемента ИЛИ 39 формируется сигнал высокого логического уровня, а на выходе элемента ИЛИ 40 — сигнал низкого логического уровня. При поступлении с выхода блока 37 сигнала низкого логического уровня на выходе элемента ИЛИ 39 формируется сигнал низкого логического уровня, на выходе элемента ИЛИ 40 — сигнал высокого логического уровня.

С инверсного выхода триггера 32 сигнал низкого логического уровня поступает на управляющий вход триг-. гера 31, тем самым устанавливая поI I 1! следний в состояние логического 0

С выхода триггера 31 сигнал низкого логического уровня поступает на информационный вход триггера 32.

При поступлении по входу управления. записью †чтени вычислителя 2 сигнала "Чтение" на синхровход триг5

55 гера 32 последний устанавливается в состояние логического "0II. С выхода триггера 32 сигнал низкого логического уровня одновременно поступает на выход 81 вычислителя 2, на вход формирователя 33 и на управляющие входы регистра 28 адреса, регистра 29 мас— ки, регистра 30 цвета, на выходах которых устанавливаются сигналы низкого логического уровня. С выхода формирователя 33 сигнал поступает на управляющий вход дешифратора 34, запрещая тем самым его работу. Структура и работа первого 4 и второго 5 блоков идентичны.

Блок 4 работает следующим образом.

Код цвета с информационных входов первой группы блока 4 поразрядно подается на входы инверторов первой

44, второй 45 и третьей 46 групп, с групп выходов которых п-разрядный инверсный код подается на информационные входы первого 47, второго 48, третьего 49 сумматоров, причем на информационные входы младших разрядов последних постоянно подается код !

11 II

С информационных входов второй группы блока 4 код м аски по раз рядно подается на разрешающие входы элементов И первой 53, второй 54 и третьей 55 групп.

С адресных входов блока 4 код адреса одновременно подается на адресные входы первого 50, второго 51 и третьего 52 узлов памяти, при этом на информационных выходах каждого узла устанавливаются и-разрядные коды, находящиеся в заданных ячейках памяти. С информационных выходов узла 50 сигналы одновременно поступают на информационные входы первого 47 сумматора и на входы первой и второй групп блока 4. В первом сумматоре 47 коды, имеющиеся на входах обеих групп, суммируются и с его выходов и-разрядный код подается на информационные входы первого узла 50: если в первом разряде кода цвета установлен код

"Зажечь точку", то на выходах сумматора происходит наращивание кодов, содержащихся в заданных ячейках памяти, на единицу, если в первом разряде кода цвета установлен код",Погасить точку", то на выходах сумматора прэисходит уменьшение кодов, содержащихся в заданных ячейках памяти, на еди— ницу.

74727 14 коммутатора 3 информационные сигналы поступают на вторые информационные входы первого 57, второго 5о и

5 и-го 59 элементов 2И-ИЛИ. По приходу по управляющему входу коммутатора 3 сигнала высокого уровня, который одновременно поступает на первые управляющие входы первого 57, второго 58

)p и и-го 59 элементов 2И-ИЛИ и на вход элемента НЕ 56, с выхода которого сигнал низкого уровня одновременно поступает на вторые управляющие входы первого 57, второго 58, и-го 59

)6 элементов 2И-ИЛИ, при этом разрешается прохождение сигналов с информационных входов первой группы и запрещается прохождение си..налов с информационных входов второй группы на

2р выходы первого 57, второго 56, и-го

59 элементов 2И-ИЛИ. По приходу по управляющему входу коммутатора 3 сигнала низкого логического уровня разрешается прохождение сигналов с вто25 рых информационных входов первого

57, второго 58, n-ro 59 элементов

2И-ИЛИ и запрещается прохождение с первых информационных сигналов на выходы последних.

30 С выхода первого 57, второго 58 и и-го 59 элементов 2И-ИЛИ сигналы поступают на выходы коммутатора 3.

Блок 6 регенерации иэображения работает следующим образом .

Генератор 70 импульсов вырабатывает тактовые импульсы с частотой г

f =

51,2 мкс

40 г о=2

) i3 14

С информационных входов второго узла 51 памяти сигналы одновременно поступают на информационные входы ) второго сумматора 48 и на выходы третьей и четвертой групп блока 4. Во втором сумматоре 48 коды, имеющиеся на входах обеих групп, суммируются и. с его выходов и-разрядный код подается на информационные входы второго узла 51.

С информационных выходов третьего узла 52 памяти сигналы одновременно поступают на информационные входы третьего сумматора 49 и на выходы пятой и шестой групп блока 4. В третьем сумматоре 49 коды, имеющиеая на входах обеих групп, суммируются и с

его выходов и-разрядный код подается на информационные входы третьего узла 52 памяти.

По сигналу "Запись с управляющих входов блока 4 на информационные входы элементов И первой 53, второй 54 и третьей 55 групп одновременно поступают управляющие сигналы, и если на их разрешающих входах имеются сигналы разрешения (соответствующие разряды кода маски равны "1"), то управляющие сигналы. проходят через них и поступают соответственно на управляющие входы первого 50, второго 51 и третьего 52 узлов памяти,- в которые тем самым записывают коды, имеющиеся на их информационных входах в одну из ячеек памяти, адреса которых установлены на адресных входах первого

50, второго 51 и третьего 52 узлов памяти.

По сигналу "Чтение" на управляющих входах устанавливаются сигналы, соответствующие режиму "Чтение", которые проходят через элементы И первой

53, второй 54 и третьей 55 групп и поступают на управляющие входы первого 50, второго 51 и третьего 52 узлов памяти, при этом одновременно из ячеек памяти, адреса которых установлены на адресных входах всех трех узлов памяти, считываются имеющиеся там коды.

Коммутатор 3, работает следующим образом.

По информационным входам первой группы коммутатора 3 информационные сигналы поступают на первые информационные входы первого 57, второго

58, п-ro 59 элементов 2И-ИЛИ, по информационным входам второй группы где о — количество точек в строке.

С выхода генератора 70 тактовые импульсы одновременно поступают на вход первого элемента 71. и счетный

° вход счетчика 60, количество разрядов последнего с вяз ано с ко лич ес твом .точек в строке следующей зависимостью где k — количество разрядов первого

1 счетчика 60.

С информационных выходов счетчика

60 сигналы i-x младших разрядов поступают одновременно на выходы формирователя 67 и на третий, десятый, одиннадцатый выходы блока 6, причем

1474727

l6 количество i-x разрядов определяется разрядностью первого 17, второго

18, третьего 19, четвертого 20, пятого 21 и шестого 22 регистров и рав5 но

m=2 где m — количество точек в строке;

i — количество младших разрядов счетчика 60, причем сигнал с i-го разряда счетчика 60 также поступает через элемент

НЕ 69 на четвертый выход блока 6.

Сигналы (K,-i)-х разрядов с выходов. счетчика 60 поступают на одни иэ информационных входов регистра 68, на другие т информационные входы которого поступают сигналы с выходов счетчика 61, 20 разрядность которого определяется следующей зависимостью

+ tg+ tqp

50 где t минимальное время срабатывания устройств памяти (фиг. 1)) минимальное время срабатывания преобразователей кода (фиг. 1 ); минимальное .время надежной записи информации в регистры (фиг. 1).

"к

Z=2т

25 где Z — количество .строк на экране;

k — количество разрядов второго и счетчика 61.

Задержанный на время тактовый импульс с выхода первого элемента 71 задержки одновременно поступает на входы второго элемента 72 задержки, формирователя 66 и на управляющий с вход регистра 68, тем самым записывая в последний код, имеющийся на его информационных входах. С выходов 35 регистра 68 сигналы поступают на две.надцатый выход блока 6.

С выхода второго элемента 72 задержки тактовый импульс поступает на шестой выход блока 6.

На выходе формирователя 67 формируется сигнал, определяющий соотношение длительности операций чтение— запись, который одновременно поступает на другой вход формирователя 66 и 45 на седьмой выход блока 6. Дпительность операции "Чтение" можно уменьшить до

При по с тупл енин на в ход формиро вателя 66 тактового импульса с выхода первого элемента 71 задержки и сигнала "Чтение" с выхода формирователя

67 на выходе формирователя 66 формируется сигнал, поступающий на пятый выход блока 6.

При переполнении счетчика 60 на его выходе "Переполнение" появляется сигнал, который одновременно посту-, пает на счетный вход счетчика 61 и на входы формирователей 62 и 63, на выходах которых формируются управляющие сигналы, соответственно поступающие на первый и второй выходы блока 6.

При переполнении счетчика 61 на

его выходе "Переполнение" появляется сигнал, который одновременно поступает на входы формирователей 64 и 65, на выходах которых формируются сигналы, соответственно поступающие на восьмой и девятый выходы блока 6.

В предложенном устройстве осуществляется поочередный вывод на экран телевизионного приемника информациииз блоков 4 и 5 памяти, что позволяет наблюдать текущую и ретроспективную инфармацию в одном кадре.

Формула изобретения

1. Устройство для формирования иэображения на экране телевизионного приемника, содержащее блок приема данных, входы которого являются информационным входом устройства, вычислитель, коммутатор, два блока:оперативной памяти, три преобразователя кодов, шесть регистров, три элемента

ИЛИ, выходы которых соединены с информационными входами формирователя видеосигнала, выход которого является информационным выходом устройстваI для подключения к видеовходу телевизионного приемника, блок регенерации изображения, первый и второй выходы которого соединены с синхровходами формирователя видеосигнала, третий выход блока регенерации изображения соединен.с первыми управляющими входами первого, третьего и пятого регистров, четвертый выход — с первыми управляющими входами второго, четвертого и шестого регистров, пятый и шестой выходы — соответственно с вторыми и третьими управляющими входами регистров, выходы первого и второго

1474727

35 регистров подключены к первому и второму входам первого элемента ИЛИ, вы †. ходы третьего и четвертого регистров — к первому и второму входам

5 второго элемента ИЛИ, выходы пятого и шестого регистров — к первому и второму входам третьего элемента

ИЛИ, выходы первого преобразова— теля кодов соединены с информационными входами первого и вта— рого регистров, выходы второго преобразователя кодов — с информационными входами третьего и четвертого регистров, выходы третьего преобразователя кодов — с информационными входами пятого и шестого регистров, первый выход вычислителя соединен с управляющим входом коммутатора адреса, а второй и .третий выходы — к информацион — 2p ным входам первой группы коммутатора адреса, седьмой выход блока регенерации изображения соединен с входом упpaBJIpHHF записью †чтени вычислителя, а восьмой и девятый выходы являются 25 управляющими выходами устройства для подключения к синхровходям телевизи— онного приемника, десятый и одиннадцатые выходы подключены к инфармаци— онным входам второй группы коммута- gp тора адреса выходы ко тарога соединены с адресными входами блоков оперативной памяти, информационные входы вычислителя соединены с выходами блока приема данных, о т л и ч а ю щ е е с я тем „что, с целью расши рения области применения устройства путем формирования в реальном масштабе времени совмещенного в одном кадре изображения текущей и ретроспе- 4О ктивной информации о быстропротекающих процессах, оно содержит три группы элементов 2И вЂ” ИЛИ, блок сравне-. ния, четвертый элемент ИЛИ, элемент

И и триггер, прямой выход которого 45 соединен с входом управления режимами выборки вычислителя, а инв е р сный выход — с информационным входом триггера, вход установки нуля триг—

repa является входом начальнои уста- 50 навки устройства, а синхровход триггера соединен с выходом четвертого элемента ИЛИ, первый вход которого соедин ен с пе рвым выхода м блока ре г енерации изображения, в то рой вход че т- 55 вертого элемента ИЛИ подключен к выхбду блока сравнения, соединенному с первым входом элемента И, второй вход которого подключен к четвертому выходу вычислителя, выход э.1ементя И сс единен с треты1л1и входами с первого ио третий элементов И П1, пятый и шес— той выходы вычислителя соедине ны с информационными входами первой группы блока сравнения, информационные входы второй группы которого подключены к десятому, одиннадцатому, двенадцатому, тринадцатому и третьему выходам блока регенерации изоб ряжения, сед ьмо й, восьмой и девятый выходы выч- слителя соединены с информационными вх=д, 111 первых групп первого и второго блоков оперативной памяти, информационные входь(второй группы пе рва го блока оперативной памяти подключ ены к де— сятому, одиннадцатому и двенадцатому выходам, а Информациагп1ые в .ады в сов а рой группы второго блока еле р ят11вна и памяти — к тринадцатому, четырнадцатому H пятнадцатому выходам выч11сли— теля, шестнадцатый и семнадцатый выходы которого соединены с перв г1и н вторыми управляющими входами блоков оперативной памяти, восемнадцатый и девятнадцатый выходы вычислителя подключены к первым и llторым гхадам элементов 2И-ИЛИ групп, выходы ге рвай, второй и Тре чьей групп первor а блока оператзпз ай памяти соединены с входами первых групп элементов 2ИИЛИ групп, вхсды вторых групll кото— рых подключены саа т1зе ". стве lilici к выхаДам пеРвой 1зто Рай ll TIi c l; ol Г Р11111 второго блока а иеря т11л1к1й и ям я ти.

2. Устра lcòèn cln u. I » а т и и ч а ю щ е е с я .ем, »lт вл: .:cл11тель содержит первый триггер, регистры адреса, маски и цветя, информационные входы и синхравхады которых и синхровход первого триггера являются информационными входами 1зы 1ислителя, выход первого триггера соединен с информационным входом второго триггера, синхра вход ко та рогo является входом управления записью-чтением вычислителя, инв е рс иы|. выход второ го триггера соединен с инфс рмяцианным входом первого триггера, я прямой выход соединен с входом формирователя импульсов и упрявляющ1ми входами регистров . адреса, маски и цвета и является первым выходом вычислителя, выход формирователя импульсов подключен к угравляющему входу дешифряторя и синхровходам третьега и четвертого триггеров, прямой выход которого является четвертым выходом вычислителя, 1474727

19 первый выход регистра маски соединен с управляюцим входом регистра грани-„ цы, второй выход — с информационным входом третьего триггера, первым входом элементов И первый группы и входом первого элемента НЕ, а третий выход — с управляюпим входом третьего триггера и информационным входом четвертого триггера, выход третьего триггера соединен с первым входом блока сравнения, второй вход ко торого является входом управления режимами выборки вычислителя, а. выход соединен с первым входом первого элемента ИЛИ и входом второго элемента

НЕ, выход которого соединен с первым входом второго элемента ИЛИ, вторые входы элементов ИЛИ подключены к инверсноМу выходу четвертоro триггера, выходы элементов ИЛИ являются соответственно девятнадцатым и восемнадцатым выходами вычислителя, выход первого элемента HE соединен с первым входом элементов И второй группы, входы группы которых и входы группы элементов И первой группы подключены к выходам группы регистра маски, выходы элементов И первой группы явля .ются соответственно тринадцатым, четырнадцатым и пятнадцатым выходами вычислителя,.десятым, одиннадцатья и двенадцатым выходами которого яв-. ляются выходы элементов И второй группы, выходы регистра цвета являются седьмым, восьмым и девятым выходаЪ ми вычислителя, выходы первой группы регистра адреса являются вторым и

1 третьим выходами вычислителя и соединены с информа