Запоминающее устройство с автономным контролем

Запоминающее устройство с автономным контролем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам с автономным контролем. Цель изобретения - повышение достоверности контроля устройства. Устройство содержит блоки 1<SB POS="POST">1</SB>-1<SB POS="POST">2</SB>о памяти с адресными входами 2, входом 3 записи, входом 4 чтения, информационными входами 5 и выходами 6, входами 7 и выходами 8 контрольных разрядов, с первого по третий блоки 9-11 формирователей четности, три формирователя 12-14 контрольного слова, три блока 15-17 поразрядного сравнения, блок 18 элементов ИЛИ, первый 19 и второй 20 дешифраторы, преобразователь 21 четырехразрядного двоичного кода в пятиразрядный, блок 22 обнаружения ошибок, блоки 23,24 элементов И и блок 25 коррекции ошибок. При считывании формирователи 12-14 формируют контрольные сигналы, которые сравниваются блоками 15-17 с контрольными разрядами, сформированными формирователями 9-11 и считанными из блоков 1<SB POS="POST">1</SB>-1<SB POS="POST">2</SB>о. По результатам сравнения блок 22 производит обнаружение ошибок и анализ возможности их коррекции. Дешифраторы 19,20, блок элементов ИЛИ 18 и преобразователь кода 21 производят локализацию отдельно четного и нечетного отказавшего блока 1 памяти и позиции отказавших разрядов в этом блоке 1. Блоки элементов И 23,24 и блок 25 коррекции выполняют коррекцию ошибок 2 табл. 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А2,.SU„„147474 (51)4 G 1 С 29 00, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY CBMQETElll CTHE

F»

t с

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbITHRM

ПРИ ГКНТ СССР (61) 1325570 (21) 4243488/24-24 (22). 24.02.87 (46) 23.04.89.. Бюл. № 15 (72) Н. Д. Рябуха и С. В. Корженевский (53) 681 . 32 7 (088. 8) (56) Авторское свидетельство СССР.

¹ 1325570, кл. G 11 С 29/00, 1986. (54) ЗАПОМИНА1ОЩЕЕ УСТРОЙСТВО С ABTOH0MHbIN КОНТРОЛЕМ (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам с автономным .контролем. Цель изобретения — повышение достоверности контроля устройст-. ва. Устройство содержит блоки 1„-1 памяти с адресными входами 2, входом

3 записи, входом 4 чтения, информационными входами 5 и выходами 6, входами 7 и выходами 8 контрольных разрядов, с первого по третий блоки 911 формирователей четности, три формирователя 12-14 контрольного слова, 2 три блока 15-17 поразрядног6 сравнения, блок 18 элементов ИЛИ,.первый

19 и второй 20 дешифраторы, преобразователь 21 четырехразрядного двоич-. ного кода в пятиразрядный, блок 22 обнаружения ошибок, блоки 23, 24 элементов И и блок 25 коррекции ошибок.

При считывании формирователи 12-14 формируют контрольные сигналы, которые сравниваются блоками 15-17 с контрольными разрядами, сформированными формирователями 9"11 и считанными из блоков 1„-1 - . По результатам сравнения блок 22 производит обнаружение ошибок и анализ возможности их коррекции. Дешифраторы 19,. 20, блок Я элементов ИЛИ 18 и преобразователь кода 21 производят локализацию отдельно четного и нечетного отказавшего блока 1 памяти и позиции отказавших разрядов в этом блоке 1. Блоки элементов И 23, 24 и блок 25 коррекции выполняют. коррекцию ошибок.

2 табл., 6 ил. ьД

1474746. Изобретение относится к вычислительной технике, в частности к запоминающим устройствам с автономным контролем и является усовершенстноваФ 5 нием технического решения по авт.св. 11 - 1325570.

Целью изобретения является повышение достоверности контроля устройства. 10

На фиг. l представлена функциональ. ная схема предложенного устройства; на фиг.2-5 — соответственно функцио, нальные схемы блока обнаружения оши бок первого и второго дешифраторов и преобразователя четырехразрядного двоичного кода и пятиразрядный; на фиг.б — функциональная схема первого (второго) блока элементов И, поясняющая соединение их входов с выходами первого и второго дешифраторов.

Устройство содержит (фиг.l) блоки

1„-12, йамяти с адресными входами 2, входом 3 записи, нходом 4 чтения, информационными входами 5 и выходами 6,25 входами 7 и выходами 8 контрольных разрядов, с первого по третий блоки

9-11 формирователей четности, с первого по третий формирователи 12-14 контрольного слова, с первого по тре-3р .тий блоки 15-17 поразрядного сравнения, блок 18 элементов ИЛИ, первый 19 и второй 20 дешифраторы, преобразователь 21 четырехразрядного двоичного кода в пятиразрядный, блок 22 обнаружения ошибок, первый 23 и второй 24

35 блоки элементов И и блок 25 коррекции ошибок. На фиг.1 обозначены информационные выходы 26 и контрольные выходы 2 7-29 устройства.

Блок 22 обнаружения ошибок (фиг.2) содержит элемейты ИЛИ 30"34 с первого по пятый, элементы И 35-37 с первого по третий, первый 38 и второй 39 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ.

Дешифратор 19 содержит (фиг. 3) блоки 40-43 сравнения.

Дешифратор 20 содержит (фиг. 4) блоки 44-47 сравнения.

Преобразователь 21 четырехразряд- ного двоичного кода в пятиразрядный содержит (фиг,5), например, элементы

48-50 сложения по модулю два.

Блок 23(24) элементов И (фиг.б) может быть выполнен, например, из элементов И 23,-23 4 (24 „-24 ) °

Блок 25 коррекции ошибок выполнен, например, из сумматоров по модулю два, число которых равно числу информационных разрядов блоков 1,— 1, памяти. При считывании информационные разряды чисел из блоков 1„-1 поступают на входы блока 25 и на входы формирователей 12-1 4. Формирователь !

2 формирует сигналы К,-К4, формирователь 14 — сигналы К -К, а формирователь 13 — сигналы К 1-К« . Сформированные контрольные сигналы поступают на блоки 15-17, где производится сравнение их с соотнетствующими сигналами четности, считанными из блоков 1„— 1, памяти, В блоке 15 сравниваются сигналы С,-С4 и К,-K+ и формируются на выходе сигналы сравнения (или несравнения) S„-S4. В блоке 17 сравниваются сигна ы Sт-S и КГКЭ и формируются сигналы сравнения (или несраннения) S -Sz. В блоке элементов ИЛИ 18 производится поразрядное логическое объединение сигналов сравнения (неср авнения) S q-S 4 и S -S .

Объединенные сигналы Х,-Х 4 с выхода блока 18 поступают на входы преобразователя 21 и дешифратора 19. В преобразователе 21 (фиг.5) производится преобразование четырех сигналов Х„Х 4 В пЯть ВыхОДных сигналОВ Р1 Р пО следующим формулам:

P = X

1 1t

Р Х1 + Хть 3 3 ЗУ

Р=Х +Х,;

Р =Х„, где сложение производится по модулю два.

Устройство работает следующим образом.

Рассмотрим работу устройства для примера, когда каждый из блоков I „1, памяти (фиг. 1) предназначен для хранения четырех разрядов слова. В контрольной Н-матрице (табл. 1) корректирующего кода информационные блоки 1„— 1, памяти разделены на две группы по восемь блоков. 14-1 и в

1 „. В блоке 1 „- -1, памяти хранятся контрольные разряды У -7 8, слов.

При з аписи коды чисел. по .:входам 5 поступают на входы блоков 1„-1, и на входы блоков 9-11. Формирование сигналов четности С„-С4 н формирователе 9, С -С в формирователе 10 и

С, С„ н формироВателе ll происхоДит

В соответствии с Н-матрицей кода (табл. 1), которая указывает последовательность получения сигналов чет1474746 ности С„-С,е в режиме записи и определяет значения сигналов К,-К „контрольного слова в режиме считывания.

Например, значение сигналов С (К ) равно сумме по модулю два значений информационных разрядов Y

39 yet 5г 9 569 593 59t бй

В дешифраторе 19 производится on- Ip ределение четного номера одного из

BocbMH 6JIoKoB 1,-1 s HJIH 1 -1 „ тором произошла ошибка, Сигналы Р„Р5 с выходов преобразователя 21 поступают на входы дешифратора 20, в 15 котором производится определение нечетного номера одного из блоков I

1 или 1 9-1 е, в котором произошла ошибка. Если не равны нулю сигналы

S„-S4, то отказавший блок - в груп- 20 пе блоков 1,-1, а если S -$, то отказавший блок — в группе блоков 1

I,е ОпРеДеление номеРа отказавшего блока 1 памяти осуществляется следую, щим образом. Каждый из блоков 40-43 25 дешифратора 19 (фиг.3) производит сравнение четырех сигналов Х,-Х4 с

1 различными комбинациями по четыре из сигналов S э-S на выходах бло-, ка 16. При совпадении сигналов сфор- 30 мируется сигнал совпадения, соответствующий отказавшему блоку I памяти.

Пусть, например, возникла ошибка в блоке !4 памяти, которому соответствуют разряды Y „3-Y,е. Предположим, что ошибка произошла во всех четырех разрядах Y, -Y, . Дпя определенности примем, что все сигналы четности

С,-C,I,, записанные в контрольных разрядах Y «-Y>,, равны нУлю. Тогда в соответствии с Н-матрицей кода (табл. 1) формирователи 12-14 формируют следующие сигналы контрольного слова: К,= К = К3 = К4= 1; К5=

0; K 3= 1; K 1г= 1; К!,5= 1;

В блоках 15-17 эти сигналы сравниваются с сигнапами С,-С „и в результате получаются следующие значения сигналов сравнения (несравнения) S „+

1-+ 50

1; $ -р = О; $9 1= О; $г

S 1ъ 1 $14 1 S г5 1 $1е О

На выходах блока 18 сигналы Х, 4 = I

Ъ блоке 4! производится сравнение сигналов Х„и S, Х и S„, Х и

S „4, Х 4 H S 5, значения этих сигналов в рассматриваемом примере совпадают и на выходе блока 41 формируется сигнап, указывающий, что ошибка произонла в блоке I „памяти. Этот сигнал поступает на входы элементов И блоков

23 и 24, соответствующих разрядам блока 14 памяти. На другие входы этих же элементов И блока 23 поступают сигналы S $ с выходов блока 15 и сигнал ошибки с выхода 27 блока 22, т е. на их входах присутствуют по три единичных сигнала. С выходов указанных элементов И блока 23. еди»,пчные сигналы поступают на соответствующие

-входы блока 25, в котором производятся .сложение этих сигналов с информационными сигналами разрядов Y I<-Y и их исправление. Аналогична исправляется информация в любой из пятнадцати комбинаций отказавших разрядов в пределах одного блока 1 памяти, При возникновении ошибки в любом другом блоке 1 памяти с четным номером дешифратор 19 формирует номер отказавшего блока 1 и коррекция производится аналогичным образом..

Отличие в работе дешифратора 20 заключается в том, что в блоках 4447 сравнения производится сравнение пяти сигналов Р„-Р5 с выходов преобразователя 2 1, с комбинациями по пяти сигналов S 9- S е, соответствующими нечетным номерам блоков 1 памяти.

Пусть, например, возникла ошибка в блоке 1 памяти, которому соответ-ствуют разряды Y9-Y I . Предположим, I что ошибка произошла во всех четырех разрядах Y --Y . Для определенности примем, что все сигналы четности С-,С „, записанные в контрольных разрядах Y3 -Y » равны нулю. Тогда в соответствии с Н-матрицей кода (табл.l) формирователи 12-14 формируют следующие сигналы контрольного слова: К, 4=

01

К,г„=О; К,5 = 1; К 5 =О. В блоках

15-17 эти сигналы сравниваются с сигналами С„-С „и в результате получаются следующие значения сигналов сравнения (несравнения) S, 4 = 1;

S5 3 = 0; $з„—— О; S„= I; S <4= О; $ г5 = 1; S „е = О. На выходах блока 18 сигналы Х,, = 1. В преобразователе 2 1 входные сигналы Х „, преобразуются в сигналы Р, 5. При этом

Р1 Х1 11 Pг Х ® Хg= 001 P

Х О Х3= О; Р4= ХЗУХ4 = О; Р

= Х 4 = l, где Я вЂ” символ сложения по модулю два. В блоке 45 производится сравнение сигналов Р, и S,, P, и.

S,ж P3 "S .,3 Реп $ + Р5п S 5-,значения

1474746

Те блице 1 1е

15. 1с

2! т

l 1

l

1

1

1 !

1

1

1

ll

11

1

1

1

1 этих сигналов в рассматриваемом при-, мере совпадают и на выходе блока 45 формируется сигнал, указывающий, что . ошибка произошли в блоке 1 памяти.

Коррекция производится аналогично ранее рассмотренному.

При возникновении ошибки в любом другом блоке I памяти с нечетным номером дешифратор 20 формирует номер отказавшего блока 1 .и коррекция производится аналогично.

Таким образом, в устройстве ис;правляются в одном блоке 1 памяти все пакетные ошибки с разрядностью, равной или меньшей разрядности блоков 1 памяти. При этом конфигурацию ошибки указывают сигналы S. или

S +, а номер отказавшего четного и нечетного блока 1 памяти формируют соответственно дешифраторы 19 и 20.

В зависимости от значений сигналов S S, и сигналов с выходов дешифраторов 19 и 20 возможны следующие ситуации (табл..2). 25

Элемент ИСКЛЮЧА10ЩЕЕ ИЛИ 38 (фиг.2) реализует контроль по числу сигналов совпадений с выходо в дешифратор а 1 9 и 20 на наличие одиночной пакетной ошибки. При возникновений двойной пакетной ошибки совпадений либо не будет совсем, либо их будет больше чем одно, поэтому элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 38 в этом случае формирует нулевой сигнал. В соответствии с си35 туациями, представленными в табл.2, элементы И 35-37 и элементы ИЛИ 32 и 34 реализуют контроль на наличие. двойных пакетных ошибок, Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 39 реализует контроль на наличие пакетной

I ошибки в контрольных разрядах блоков

1,," 1, памяти.

При отсутствии ошибок сигналы 5,—

S, равны нулю, сигналы коррекции также равны нулю и информационные сигналы на выход 26 выдаются без изменения.. Таким образом, в устройстве ис правляются все одиночные ошибки и обнаруживается 807. двойных пакетных ошибок.

Формула изобрет-ения

Запоминающее устройство с автономным контролем по авт. св. Р 1325570, отличающееся тем, что, с целью повышения достоверности контроля устройства, в него введены второй дешифратор и преобразователь четырехразрядного двоичного кода в пятиразрядный, информационные входы и выходы которого соединены соответственно с выходами блока элементов ИЛИ и с информационными входами первой группы второго дешифратора, информационные входы второй группы которого подключены к выходам второго блока поразрядного сравнения, причем выходы второго дешифратора соединены с входами четвертой группы входов блока обнаружения ошибок, третьими входами первого блока элементов И и вторыми входами второго блока элементов И.

1474746

Продолжение табл.

1!в 1и

CtKi

1

I ск

Уск

l

1!

I

1 !

1

I

I

I ,1

СЗкь ск

1, 1

1

11

ll

II

ll 1

1 1

1 с к.

ll

11

11

1

1 °

° ° с,к„

1 и у4 37 64 Р с д у тт ° ту це ° вазе

Т аблица 2

Значения сигналов

Тип ошибки

На выходе устройства

Иа выходе элементов

ИЛИЗЗ ИЛИЗО ИЛИЗ!

О

О

О

О

О

О

0

О

О

О

О

О

О

О.1

1

О"

О

О

О

О

О

О

ИСКЛЮЧАЮ- 27 28 29

ЩЕЕ ИЛИ38

Ошибок нет

Одиночная пакетная ошибка

То же

Двойная пакетная ошибка

Двойная пакетная ошибка

То же

Двойная пакетная ошибка или ошибка в контрольных pasРядах У.З-У II

Ошибка в контрольных р азрядах 8

Ошибка в контрольных разрядах У У! 47474б

1474746

1474746

Корректор M. Васильева

Заказ 1902/52

Тираж 558

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Гагарина,103 ул.

Ое блi

f17 дэ

Ф9Составитель Т.Зайцева

Редактор Л. Гратилло Техред А. Кравчук

Производственно-издательский комбинат "Патент", г; Ужгород, ЧЗ г

И

° с

Ъ з

14Ъ