Логический анализатор

Логический анализатор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для контроля больших интегральных схем и микропроцессорных устройств. Целью изобретения является расширение функциональных возможностей анализатора за счет автоматизации контроля входных последовательностей. Логический анализатор содержит три преобразователя уровня 1, 14, 15, N буферных регистров 2-1,...2-N, H блоков памяти 3-1,...,3-N, два мультиплексора 5,4, два блока 6,7 индикации, блок 8 контроля, формирователь 9 адреса, формирователь 10 сигналов записи / чтения, блок 11 синхронизации, блок 12 цифровой задержки и цифровой компаратор 13. Для автоматизации контроля входной информации предварительно в блок контроля записывается эталонная информация. При этом каждая зона памяти блока контроля (по числу контролируемых каналов) разбивается на четные и нечетные стороны, где соответственно записывается информация о предельных значениях величины задержки импульса и о предельных значениях длительности импульсов. В режиме контроля в случае выхода временных параметров контролируемых импульсов за предельно установленные значения фиксируются номера канала и такта, на которых произошла ошибка. 2 з.п. ф-лы, 4 ил.

„„SU„„1476474 союз советсних

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 06 Р 11/30

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ по изоБРетениям и ОтнРытиям

ПРИ ГКНТ СССР (21) 4332561/24-24 (22) 02.10.87 (46) 30.04.89. Бюл. ¹ 16 (72) Л.С.Флейш, А.С.Орлов и А.Г.Егорова (53) 681.3(088 .8) (56) Патент США ¹ 4040025, кл. С 06 F 3/14, 364-900, опублик.

1977.

Авторское свидетельство СССР

¹ 1206787, кл. С 06 F 11/30, 1984. (54) ЛОГИЧЕСКИЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано для контроля больших интегральных схем и микропроцессорных устройств. Целью изобретения являет" ся расширение функциональных возможностей анализатора за счет автоматизации контроля входных последовательностей. Логический анализатор содержит три преобразователя уровня

1,14,15, и буферных регистров 2-1, 1

Изобретение относится к вычислительной технике и может быть использовано для контроля больших интегральных схем и микропроцессорных систем.

Целью изобретения является расширение функциональных возможностей анализатора за счет обеспечения автоматизации контроля входных последовательностей.

На фиг. 1 представлена функциональная схема предлагаемого логического анализатора; на фиг. 2 — схема...,2-п, и блоков памяти 3-1,..., 3-и дна мультиплексора 5,4, два блока 6,7 индикации, блок 8 контроля, формирователь 9 адреса, формирователь 10 сигналов записи-чтения, блок 11 синхронизации, блок 12 цифровой задержки и цифровой компаратор 13. Дпя автоматизации контроля входной информации предварительно в блок контроля записывается эталонная информация„ При этом каждая эона памяти блока контроля (по числу контролируемых каналов) разбивается на четные и нечетные стороны, где соответственно записывается информация о предельных значениях величины эа- Я держки импульса и о предельных значениях длительности импульсов. В режиме контроля в случае выхода временных параметров контролируемых импульсов за предельно установленные значения фиксируются номера канала и такта, на которых произошла ошибка. ! э.п. ф-лы, 4 ил.

2 ,ормирователя адреса, на фиг. 3 схема формирователя сигналов записичтения; на фиг. 4 — схема блока конт1 роля.

Логический анализатор (фиг. 1) содержит первый преобразователь 1 уровня, и буферных регистров 2-1

2-п, и блоков памяти 3-1...,,3-п, первый мультиплексор 4, второй мультиплексор 5, первый блок 6 индикации, второй блок 7 индикации, блок Ь контроля, формирователь 9 адреса, формирователь !0 сигналов записи1476474

55 чтения, блок 11 синхронизации,. блок

12 цифровой задержки, цифровой компаратор 13, второй и третий преобразователи 14 и 15 уровня. .Формирователь 9 адреса (фиг. 2) содержит и триггеров 16-1,...,16-п, и элементов ИЛИ 17-1,...,17-п,и исчетчиков 18-1,...,18-п.

Формирователь -10 сигналов записи-чтения (фиг. 3) содержит задающий генератор 19, генератор 20 одиночного импульса, первый и второй элементы И 21 и 22, первый и второй элементы ИЛИ 23 и 24, три элемента коммутации (переключатели) 25, 26 и 27, кольцевой счетчик 28, первую группу из и элементов И 29-1,...,29-п вторую группу из Il элементов И 30-1,..., 30-п. 20

Блок 8 контроля (фиг. 4) содержит буферный регистр 31, узел 32 памя-. ти, триггер 33, дешифратор 34, счетчик 35 строк, счетчик 36 каналов, второй цифровой компаратор 37, муль- 25 типлексор 38, первый и второй формирователи 39 и 40 одиночного импульса, три эгумента ИЛИ 41 — 43, третий формирователь 44 одиночного импульса, счетчик 45 длительности, триггер 46, элемент И 47, элемент .48 задержки, четвертый формирователь 49 одиночного импульса, третий цифровой компаратор 50.

Логический анализатор работает в четырех режимах: режим записи кон35 трольной информации с устройства ввода; режим записи временной диаграммы с контролируемого устройства; режим чтения временной диаграммы, хранящейся в блоках памяти; режим контроля временной диаграммы, храня" щейся в блоках памяти, В исходном состоянии буферные регистры 2 и 31, блок 12 цифровой за- 45 держки, группа триггеров 16, группа счетчиков 18, кольцевой счетчик 28, триггер 33, счетчик 35 строк, счетчик 36 каналов, триггер 46, счетчик

45 длительности обнулены принудительно (цепи приведения логического ана50 лиэатора в исходное состояние услов" но не показаны).

В режиме записи контрольной информации с устройства ввода первый переключатель 25 блока 10 формирователя сигналов записи-чтения находится в разомкнутом состоянии (в остальных режимах нормальное по-, ложение переключателя замкнутое).

Управляющие сигналы с устройства ввода поступают на вход записи буферного регистра 31 блока 8 контроля, при этом информация, находящаяся на входах буферного регистра, записывается в него. По переднему фронту управляющих сигналов формирователь

49 одиночного импульса формирует передний фронт импульсов записи в узел памяти, по которому контрольная информация с выходов буферного регистра записывается в узел 32 памяти.

Адрес ячейки, в которую производится запись информации, определяют выходы счетчика 36 каналов и счетчика 35 строк. По заднему фронту импульсов записи в узел памяти переключается счетчик 35 строк. По переполнению счетчика строк на его выходе появится сигнал, который переключит счет-. чик 36 каналов. Так продолжается до тех пор, пока требуемый объем памяти узла 32 памяти не будет заполнен контрольной информацией.

В режиме .записи временной диаграммы с контролируемого устройства вторые входы элементов. И 30 формирователя 10 сигналов записи-чтения и первый вход элемента ИЛИ 23 через переключатель .27 подключены к нулевой шине, второй выход формирователя 10 сигналов записи-чтения подклю-. чен через переключатель 26 к нулевой шине. На группу входов второго преобразователя 14 уровня от контролируемого устройства поступают сигналы, сочетание которых определяет условие начала записи временной диаграммы логическим анализатором °

При совпадении сигналов с преобразователя 14 и условий, при которых производится запись временной диаграммы, цифровой компаратор t3 выдает сигнал на блок 12 цифровой задержки, сигнал на выходе которого появляется только через некоторое число импульсов на входе. Длительность задержки определяется блоком 12 цифровой задержки. Блок 11 синхронизации выдает импульс в формирователь 10 сигналов записи-чтения при совпадении сигналов с блока 12 цифровой задержки и третьего преобразователя 15 уровня, группа входов которого подключена к группе синхровходов контролируемого устройства, 1476474

30

40

50

5

По приходу сигнала с блока ll синхронизации генератором 20 одиночного импульса вырабатывается импульс, ко,торый записывается в кольцевой счет чик 28, после чего кольцевой счетчик вырабатывает периодическую последовательность импульсов записи, которое, пройдя через элементы И 29, поступают на входы буферных регист" ров 2 и входы триггеров 16, при этом информация, находящаяся на входах буферных регистров, записывается в них. По заднему фронту импульсов записи переключаются триггеры 16, при этом формируется передний фронт импульсов записи в блоки 3 памяти. Длительность импульсов записи в блок 3 памяти определяется местом подключения входов сброса триггеров 16 к синхровходам триггеров той же группы. Место подключения при этом определяется по формулам и ь

N=E () +2+и если при расчете получилось N n u л з

N=E (— -) +2+и-и и в

1 если при расчете по первой формуле получилось N n, где N — номер триггера, к синхровходу которого. подключает" ся вход сброса; и — номер триггера, вход сброса которого подключают; з, — длительность импульса записи в блок памяти;

à — время выборки (длительность импульса записи в буферный регистр);

E — функция, означающая взятие целой части дробного числа;

n — общее число триггеров; л и

"з Фа + SA п=Е(;) +Е(— — — — — -) + 2, "в 3. g где ".Ф„ — время переключения адресного счетчика; en — время установления адреса блока памяти.

По заднему фронту импульсов записи в блоки памяти переключаются адресные счетчики 18, выходы которых определяют адрес ячейки, в которую производится запись информации. При заполнении блоков 3 памяти на выходе последнего счетчика 18 появится сиг нал, который остановит работу кольцевого счетчика 28, В режиме чтения информации второй выход формирователя 10 сигналов записи-чтения подключен через переклю" чатель 26 к нулевой шине, вторые входы элементов И 29 подключаются к нулевой шине, а управляющий вход задающего генератора 19 отключается от нулевой шины. При этом уменьшается частота генератора 20, что уменьшает скорость изменения данных на выходе блока 6 индикации для удобства ее чтения.

При переключении переключателя

27 первый вход элемента ИЛИ 23 отключается от нулевой шины, при этом генератор 20 одиночного импульса формирует импульс, который записывается в кольцевой счетчик 28. После этого кольцевой счетчик формирует периодическую последовательность импульсов чтения, которые, пройдя через элементы И 30, поступают на управляющие входы мультиплексора 4 и через элементы ИЛИ 17 — на счетные входы счетчиков 18. Мультиплексор 4 под управлением импульсов чтения подключает соответствующий блок 3 памяти через второй мультиплексор 5 к блоку 6 индикации. Выбор канала второго мультиплексора 5 определяется положением переключателя 26„ По заднему фронту импульсов чтения переключаются счетчики 18, подготавливая чтение из следующих ячеек блоков памяти.

В режиме контроля управляющий вход задающего генератора 19 формирователя 1О сигналов записи-чтения отключается от второго входа элемента ИЛИ 23 и вторых входов элементов

И 30 и подключается через переключатель к нулевой шине (переключатель условно не показан), вторые входы элементов И 29 через переключатель

27 и второй вход элемента И 22 через переключатель 26 подключаются к нулевой шине. При переключении переключателя 27 первый вход элемента

ИЛИ 23 отключается от нулевой шины, при этом генератор 20 одиночного импульса формирует импульс, который записывается в кольцевой счетчик 28.

После этого кольцевой счетчик 28 формирует периодическую последовательность импульсов чтения, которые, пройдя через элементы И 30, посту1476474

35 пают на управляющие входы мультиплексора 4 и через элементы ИЛИ 17 на счетные входы счетчиков 18, Мультиплексор 4 под управлением импульсов чтения подключает через второй мультиплексор 5 соответствующий блок 3 памяти к блоку 8 контроля. Выбор канала 5 мультиплексоров определяется положением переключателя 26. 10

При переключении переключателя

26 формирователь 40 одиночного импульса выдает импульс, который устанавливает в единичное состояние триггер 46. Тем самым дается разреше- 15 ние работе счетчика 45 длительности. На группе входов мультиплексора 38 информация представлена по всем каналам. По номеру канала, определяемому счетчиком 36 каналов, íà 20 выходе мультиплексора 38 присутствует информация выбранного канала.

Счетчик 45 длительности наращивает свое состояние по тактовой частоте задающего генератора 19. По заднему 25 фронту импульсов чтения переключаются счетчики 18, подготавливая чтение из следующих ячеек блоков 3 памяти.

Со сменой информации на канале выходная информация мультиплексора 38 30 меняет свое состояние и формирователь

39 одиночного импульса выдает импульс, который сбрасывает триггер 46.

Сигнал запрета на выходе триггера 46 останавливает работу кольцевого счетчика 28 и запрещается работа счетчика 45 длительности, с выходов которого информация о длительности задержки импульса поступает на вторую группу входов компаратора 50. 40

Сигнал запрета, пройдя через элемент 48 задержки, .разрешает сравнение подсчитанной длительности сигнала с предельными значениями, которые поступают на первую группу вхо- 45 дов цифрового компаратора 50 из узла 32 памяти.

Информация к сравнению из узла 32 памяти выбирается следующим образом, Значение первой адресной группы входов узла 32 памяти, определяемое счетчиком 36 каналов, выбирает соответствующую номеру канала зону памяти. Каждая зона памяти разбита на определенное количество строк ° В четных строках содержится информа55 ция о предельных значениях величины задержки импульса, в нечетных строках содержится информация о.предельных значениях длительности импульса. Значение второй адресной

1 группы входов узла 32 памяти, устанавливаемое счетчиком 35 строк, определяет в зоне памяти строку.

В том случае, если подсчитанное значение не выходит за границы установленного предела, на первом выходе цифрового компаратора 50 появляется сигнал сравнения. По этому сигналу на выходе формирователя 44 одиночного импульса появляется импульс, который обнуляет счетчик 45 длительности, переключает счетчик

35 строк и устанавливает в единичное состояние триггер 46. Тем самым разрешается работа кольцевого счетчика 28 и счетчика 45 длительности, который ведет счет длительности импульса до смены информации на выходе узла 38 мультиплексоров. Затем снова производится сравнение кодов и так до тех пор, пока на выходе последнего счетчика 18 не появится сигнал, свидетельствующий о просмотре всех адресов блока 3 памяти. Зтот сигнал переполнения сбрасывает триггер 46 (цепь условно не показана), обнуляет счетчик. 35 строк и увеличивает значение счетчика 36 каналов, тем. самым выбирается следующий канал для анализа.

При совпадении сигналов со счетчика 36 каналов и условий окончания контроля цифровой компаратор 37 выдает сигнал, который запрещает работу кольцевого счетчика.

В том случае, если подсчитанное значение длительности импульса при анализе на цифровом компараторе 50 выходит за границы установленного предела, на втором выходе цифрового компаратора 50 появляется сигнал, который устанавливает в единичное состояние триггер 33. Триггер 33 останавливает работу кольцевого счетчика (цепь не показана) и разрешает дешифратору 34 передачу на второй блок 7 индикации информации со счетчика 36 канала, счетчика 35 строк, счетчика 45 длительности, узла 32 памяти.

Таким образом, предложенная совокупность признаков позволяет обеспе-, чить возможность автоматизации контроля временной диаграммы входных последовательностей„

147б474 л где N = Е(- — ) 6

Формула изобретения

1. Логический анализатор, содержащий три преобразователя уровня, пер5 вый мультиплексор, первый блок индикации, формирователь адреса, формирователь сигналов записи-чтения, блок синхронизации, блок цифровой задержки, цифровой компаратор, и буферных регистров и и блоков памяти, и л

< фь +< g„

+ Е(— — — — — — -) + 2 л

/ j

l g — время записи в блок памяти; — время записи в буферный регистр; - время формирования адреса; ц„ — время установления адреса блока .памяти; 20

Š— функция, означающая взятие целой части дробного числа, группы входов первого, второго и третьего преобразователей уровня являются соответственно группами ин- 25 формационных входов, .входов заданий условий запуска и входов синхронизации анализатора, группа выходов первого преобразователя уровня соединена с группами информационных входов 3р и буферных регистров, группа выходов i-ro буферного регистра, где — 1,...,n, соединена с группой информационных входов х-го блока памя.ти, вход записи которого соединен с

i-м информационным выходом первой группы формирователя адреса, j-я группа информационных выходов которого, где j = 2,..., и+1, соединена с группой адресных входов i-ro блока 4 памяти, группа выходов которого соединена с i-й группой информационных входов первого мультиплексора, группа адресных входов которого соединена с первой группой информационных входов формирователя адреса и с первой группой информационных выходов формирователя сигналов записи-чтения, вторая группа информационных выходов которого соединена с входами записи соответствующих буферных регистров и с второй группой информационных входов формирователя адреса, выход признака конца цикла работы которого подключен к первому входу, разрешения счета формирования,сигналов записи-чтения, синхровход которого соединен с выходом блока синхронизации, группа выходов второго преобразователя уровня соединена через цифровой компаратор и блок цифровой задержки с входом разрешения блока синхронизации, синхровход которого соединен с выходом третьего преобразователя уровня, о т л и ч а— ю шийся тем, что, с целью расширения функциональных возможностей за счет обеспечения автоматизации контроля входных последовательностей, .анализатор содержит второй мультиплексор, блок контроля и второй блок индикации, группа входов которого соединена с группой информационных выходов блока контроля, первый информационный вход которого соединен с первым входом разрешения счета формирователя сигналов записичтения, стробирующий вход и второй вход разрешения счета которого соединены соответственно с выходом стро" ба и признака конца работы блока контроля, второй информационный вход блока контроля соединен с тактовым выходом формирователя сигналов записи-чтения, выход признака номера канала которого соединен с адресным входом второго мультиплексора и входом пуска блока контроля, тактовый вход которого является управляющим входом ввода эталонной информа" ции анализатора, группа выходов первого мультиплексора соединена с группой информационных входов второго мультиплексора, первая и вторая группы выходов которого подключены соответственно к группе входов первого блока индикации и первой группе информационных входов блока контроля, вторая группа информационных входов которого является группой входов эталонной информации анализатора, причем блок контроля содержит буферный регистр, узел памяти, два триггера, четыре формирователя одиночного импульса, первый, второй и третий элементы ИЛИ, первый элемент

И, элемент задержки, счетчик строк, счетчик каналов, счетчик длительности, первый и второй цифровые компараторы, дешифратор и мультиплексор, группа адресных входов которого соединена с группой разрядных выходов счетчика каналов, с первой группой адресных входов узла памяти, с первой группой информационных входов дешифратора и с группой входов первого цифрового компаратора блока 1476474 контроля, выход которого является выходом признака конца работы блока контроля, первая группа информационных входов которого подключена к группе информационных входов мультиплексора, выход которого через первый формирователь одиночного импульса соединен с нулевым входом первого триггера, единичный вход которого соединен с выходом первого элемента

ИЛИ, первый вход которого соединен с выходом второго формирователя одиночного импульса, вход которого является входом пуска блока контроля, выход первого триггера соединен с первым входом первого элемента И, с входом элемента задержки и является выходом строба блока контроля, второй вход первого элемента И яв- 2О ляется вторым информационным входом блока контроля, выход первого элемента И соединен со счетным входом счетчика длительности, вход сброса которого соединен с вторым входом 25 первого элемента ИЛИ, с выходом третьего формирователя одиночного импульса и с первым входом третьего элемента ИЛИ„ выход элемента задержки соединен с входом стробирования вто- щ рого цифрового компаратора блока контроля, первый выход которого соединен с входом третьего формирователя одиночного импульса, второй выход второго цифрового компаратора блока контроля соединен с установочным

35 входом второго триггера, выход которого соединен .с входом разрешения дешифратора, вторая группа информационных входов которого соединена с второй группой адресных входов узла памяти и с группой разрядных выходов счетчика строк, третья группа информационных входов дешифратора соединена с первой группой информа45 ционных входов второго цифрового компаратора блока контроля и с группой выходов узла памяти, четвертая группа информационных входов дешифратора соединена с второй группой информационных входов второго цифрового

50 компаратора блока контроля и с группой разрядных выходов счетчика длительности, группа выходов дешифратора является группой информационных выходов блока контроля, первый вход

55 второго элемента ИЛИ соединен с входом сброса счетчика строк и является первым информационным входом бпока контроля, выход переполнения счетчика строк соединен с вторым входом второго элемента ИЛИ, выход которого соединен со счетным входом счетчика каналов, второй вход третьего элемента ИЛИ соединен с входом записичтения узла памяти и с выходом четвертого формирователя одиночного импульса, вход которого соединен с входом стробирования буферного регистра блока контроля и является тактовым входом блока контроля, выход третьего элемента ИЛИ соединен со счетным входом счетчика строк, группа, информационных входов узла памяти соединена с группой выходов буферного регистра блока контроля, группа информационных входов которого образует вторую группу информационных входов блока контроля.

2„ Анализатор по п. 1, о т л и— ч а ю шийся тем, что формирователь сигналов записи-чтения содержит задающий генератор, генератор одиночного импульса, два элемента И, два элемента ИЛИ, три элемента ком" мутации, кольцевой счетчик и две группы элементов И, причем группы выходов элементов И первой и второй групп являются соответственно второй и первой группами информационных выходов формирователя, первые входы элементов И первой и второй групп попарно объединены и подключены к соответствующим выходам кольцевого счетчика, синхровход которого соеди" нен с выходом первого элемента И и является тактовым выходом формирователя, вторые входы элементов И первой группы объединены и подключены к размыкающему контакту третьего элемента коммутации, подвижный контакт которого подключен к шине нулевого потенциала, а замыкающий контакт подключен к вторым входам элементов И второй группы, управляющему входу задающего генератора и первому входу первого элемента ИЛИ, второй вход которого является синхровходом формирователя, выход задающего генератора соединен с первым входом первого элемента И и синхровходом генератора одиночного импульса, второй вход первого элемента И является стробирующим входом формирователя, выход первого элемента ИЛИ соединен с подвижным контактом первого элемента коммутации, размыкающий

\ 13

1476474

14 контакт которого соединен с входом запуска генератора одиночного импульса, выход которого соединен с входом. записи кольцевого счетчика, разрешающий вход которого соединен с выходом второго элемента ИЛИ, первый вход которого является вторым входом разрешения счета формирователя, первый вход второго элемента И является первым входом разрешения счета формирователя, второй вход второго элемента И соединен с замыкающим контактом второго элемента коммутации, подвижный контакт которого соединен с шиной нулевого потенциала, а размыкающий контакт является выходом признака номера канала формирователя, выход второго элемента

И соединен с вторым входом второго элемента ИЛИ.

1476474

Составитель С. Старчихин

Техред N.Ходанич Корректор М. Максимишинец

Редактор Ю. Середа

Заказ 2158/50 Тираж 669 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина,101