Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для быстродействующих арифметических устройств для выполнения операции деления чисел. Цель изобретения - сокращение объема оборудования, необходимого для реализации устройства. Устройство для деления содержит регистры 1, 2 остатка, регистр 3 делителя, сумматор 4 частного, блок 5 деления усеченных чисел, компараторы 6, 11, блок 7 умножения, вычитатель 8, сумматор 9, элемент ИЛИ 10, блок 12 управления с соответствующими связями. 3 ил.

союз сов тсних социАлистичксних спувлин

„„SU„„1418212.А1!

50 4 G Об F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОсудАРстВенный номитет

r1O ИЗОБРЕТЕНИЯМ и OTHPbfTHRM при п нт сса (21) 4 !61169/24-24 (22) 15.! 2.86 (46) 07.05.89. Бюл. У 7 (7I) Минский радиотехнический институт (72) A.Ã.Áàòþêoâ и А.А.!Постак (53) 68!. 325(088,8) (56) Авторское свидетельство СССР !! !357947, кл. С 06 F 7/52, 1986 °

Авторское свидетельство СССР

У !282117, кл. С 06 F 7/52, 1985. (54) УСТРОЙСТВО ДЛЯ ДКЛЕКИЯ (57) Изобретение относится к вычислительной технике и может быть использовано для быстродействующих ариФметических устройств для выполнения операции деления чисел. Цель изобретения — сокращение объема обо" рудования, необходимого для реализации устройства. Устройство для деления содержит регистры 1,2 остатка, регистр 3 делителя, сумматор 4 частного, блок 5 деления усеченных чисел, компараторы 6,.11, блок 7 умножения, вычитатель 8, сумматор 9, элемент

ИЛИ 10, блок 12 управления с соответствующими связями. 3 ил.

1478212

Изобретение относится к вычислительной технике и может быть использовано для быстродействующих арифметических устройств для выполнения операции деления чисел .

Цель изобретения — сокращение объема оборудования, необходимого для

% реализации устройства.

На фиг. l приведена структурная схема устройства для деления; на фиг. 2 — функциональная схема блока управления; на фиг. Э вЂ” микропрограмма работы устройстна °

Устройство для деления содержит 15 (фиг.l ) первый 1 и второй 2 регистры остатка, регистр Э делителя, сумматор 4 частного, блок 5 деления усеченных чисел, первый коммутатор 6, блок 7 умножения, вычитатель 8, суи- 20 матор 9, элемент КПИ 10, второй коммутатор 11, блок 12 управления, входы 13 и 14 данных и синхронизации соответстненно, выходы 15 и 16 частного и остатка соотнетственно, ныхо- 25 ды 12 разрядов регистра 1, выходы 18 разрядов регистра 2, выходы 19 старших разрядов регистра 1, выходы 20 старших разрядов регистра 2, выходы

21 коммутатора 6, выходы 22 разрядов 30 регистра 3, выходы 23 старших раэрядон регистра 3 выходы 24 блока 5, выходы 25 коимутатора 11, выходы 26 разрядон суиматора 9, выходы 27 старших разрядов сумиатора 9, выход 28 элемента ИЛИ IO, выходы 29 и 30 первой и второй групп блока 7, выходя

3! и 32 первой и второй групп вычита" теля 8, выходы 33-37 блока 12 управления. Блок 12 (фиг.2) содержит счет-4О чик 38 и память 39 микрокоманд.

Вход 13 данных устройства соединен с информационными входами регистра 3 делителя и с информационными входами первой группы первого коиму- 45 татора 6, выходы 21 которого соедине" ны с информационными входами первого регистра l остатка, выходы !7 которого соединены с входами nepsdro слагаемого сумматора 9, входы второго слагаемого которого соединены с выходами 18 второго регистра 2 остатка, выходы 26 сумматора 9 являются выходои 16 остатка устройства и соединены с входами уменьшаемого вычитателя

8, выходы 31 и 32 первой и второй групп которого соединены с информационнымч входами второй группы первого комкутатора 6 и информационныии . ° входами второго регистра 2 остатка соответственно, выходы 22 регистра

3 делителя соединены с входами пер вой группы блока 7 умножения, выходы

29 и 30 соотнетственно первой и второй групп которого соединены с входами нычитаемого первой и нторой групп вычитателя 8, выходы 19 и 20 старших разрядов соответственно первого и второго регистров I и 2 остатка соединены с входами делимого первой и второй групп блока 5 деления усеченных чисел соответственно, входы делителя которого соединены с выходами

23 старших разрядов регистра Э делителя, выходы 24 блока 5 деления усеченных чисел соединены с информационными входами второго коммутатора

11, выходы 25 которого соединены с входами второй группы блока 7 умножения и с входами младших разрядов сумматора 4 частного, выходы которого являются выходом 15 частного устройства, выходы 27 старших раэрядон суииатора 9 соединены с входами элемента HJIH 10, выход 28 которого соединен с управляющим входои второго коммутатора II синхровходы первого l u второго 2 регистров остатка, регистра 3 делителя, суииатора 4 частного и блока 12 управления соединены с входои 14 синхронизации устройства, первый выход 33 блока 12 управления соединен с первым управляющим входом первого коммутатора б и с входами установки в "0" второго регистра 2 остатка н суииатора 4 частного, второй выход 34 блока 12 управления соединен с вторыи управляющим входом первого коммутатора б и с входами разрешения записи второго регистра 2 остатка и сумматора 4 частного, третий

35 и четвертый 36 выходы блока 12 уп" равления соединены с входами раэрешения записи первого регистра 1 остатка и регистра 3 делителя соответственно, пятый выход 37 блока 12 управ" ления является ныходои синхронизации окончания деления устройства.

Рассиотрим функциональное назначение и реализацию основных узлов и блоков устройства для деления.

Первый регистр остатка (n+I)разрядный, из которых один разряд расположен слева от запятой и п разрядов — справа от запятой. В исходном состоянии в этом регистре хранится и-разрядный двоичный код делимого беэ знака, а в процессе деления в него записываются значения сумм очередных остатков, формируемых в устройстве в двухрядном коде (в ниде двух

5 чисел: перное число является поразрядной суммой, а второе — его поразрядными переносами). Второй регистр

2 остатка содержит и разрядов, иэ ко:торых один расположен слева от запятой, а остальные — справа. В исходном состоянии этот регистр обнулен.

Регистр 3 делителя п-разрядный, причем все разряды расположены справа от запятой. В регистре 3 делителя в исходном состоянии хранится и-раэряд— ный двоичный код делителя беэ знака.

Предполагается, что регистры реализованы на основе днухтактных си»хронных DV-триггеров. Запись информации в регистры производится по синхроимпульсу при наличии разрешающего потенциала иа их V-входах. Сумматор 4 частного предназначен для хранения частного и участвует в 25 процессе формирования правильного значения частного. В первом такте деления сумматор 4 частного обнуляется путем подачи импульса с входа 14 синхронизации устройства на его синхровходы и разрешающего потенциала с первого выхода 33 блока !2 управления на вход разрешения установки в

"0" сумматора 4 частного. Во всех других тактах работы устройства н сумматоре 4 частного накапливается эначе35 ние частного. Кпя этого и значению частного, сформированному на предыдущих тактах работы устройства и сдвинутому íà (k-1) разряд влено (н сто40 рону старших разрядов), прибавляется значение k цифр частного, сформированных на выходах 25 второго коммутатора 11 в текущем такте, Запись результата этого суммирования в сумматор 4 частного производится по синхроимпульсу при наличии разрешающего потенциала на входе разрешения записи, который подключен к второму входу 34 блока 12 управления. После за50 вершения деления образованное в сумматоре 4 частное поступает на выход

I5 частного устройства. Предполагается, что сумматор 4 частного реализован на основе комбинационного сумматора и регистра.

Формирование 1 цифр частного на каждом такте работы устройства производится путем деления значения старших разрядов иеприведе»»ого остатка иа э»ачеиие старших раэрядон делителя, унеличp»IIoå »а единицу м»ядшего разряда. Увеличение значения cTAptIJI разрядон делителя иа единицу младшего разряда устраняет нозмож»ость получения в устройстве k цифр частноге избытком. Так как н предлагаемом устройстве при формиронаиия k цифр частного используются только старшие разряды остатка, ие приведен»ого к однорядному коду, то становится возможным обраэона»ие неправильного зна-чения k цифр частного. Так, если значение старших разрядов приведенного остатка, полученного на выходах 26 сумматора 9, равно нулю, то з»ачеиие старших разрядов остатка иа выходах

l9 и 20 старших раэрядон первого 1 и второго 2 регистров остатка может быть меньше, чем нуль »а единицу младшего разряда, т.е. значение

1, 11 ... 1, где 1 — количество стар1 ших разрядов остатка, участнующих в формиронании 1 цифр частного. Для исключения возможности получе»ия н этом -случае неверного зиачениa k. цифр частного н устройстве предусмотрена блокировка (формирование эначе— ния k цифр частного, равного нулю) цифр частного, полученных на выходах

24 блока 5 деления усеченных чисел, путем подачи иа управляющий вход второго коммутатора 11 уровня логического "0" с выхода 28 элемента ИЛИ 1О, Уровень логического "0» на его ныходе 28 устананлинается в том случае, если значение k старших разрядов однорядного кода остатка, полученного на выходах 2? старших разрядов сумма,тора 9, равно нулю. Во всех других случаях на выходы 25 второго коммутатора )1 пропускается значение 1 цифр частного с выходов 24 блока 5 деления усеченных чисел.

В блоке 5 деления усече»ных чисел производится деление значения старших (k+3) разрядов иепринеденного остатка, поступающего »а входы делимого первой и второй групп блока 5 деления усечен»ых чисел с выходов 19 и 20 старших разрядов первого 1 и второго 2 регистров остатка соответственно, »а значение старших (k+2) раэрядон де;штеля, поступающего ча входы делителя блока 5 деления усе5 l 4782 l? 6 че н лыс чис ел с Bblxollo B 2 3 старших бинационного типа. может быть реялизораэрядон регистра 3 делителя, увели-- ван хорошо известными методами и ценное на единицу младшего разряда. средствами. Он может быть также реаПри этом значение k-разрядного част- лиэонан в ниде совокупности иэ д/k ного, получаемого на выходах 25 вто- k-разрядных двоичных умйожителей. рого коммутатора, может быть либо В вычитателе 8 осуществляется выравно значению старших k разрядов читание иэ остатка, сформированного частного, получаемого при делении и- в однорядном коде на выходах 26 сумразрядных чисел, либо меньше его íà lð матора 9, произведения делителя на единицу младшего разряда с весом k цифр частного, образованного в

2 " . Предполагается, что блок 5 двухрядном коде на выходах 29 и 30 деления усеченных чисел реализован в первой и второй групп блока 7 умножениде однотактной делительной матрицы, ния. Результат этого вычитания являетвыполняюшей деление (k+3)-разрядного 15 ся очередным остатком и получается

Ф делимого, представленного в двухряд- на выходах 31 и 32 первой и второй ном коде, на (k+2)-разрядный делитель групп вычитателя 8 в двухрядном коде. по методу беэ восстановления остатка С помощью сумматора 9 двухрядный и без приведения переносов в остат- код остатка, хранимый в первом 1 и ках. 20 втором 2 регистрах остатка, преобраС помощью первого коммутатора 6 зуется в однорядный код. Если вычитаосуществляется передача на информа- тель 8 реализован на одноразрядных ционные входы первого регистра 1 ос- двоичных вычитателях и в нем формитатка либо делимого с. входа 13 дан- руется остаток в двухрядном коде в ных устройства, когда на первом выхо- 25 виде разности и займа, то сумматор 9 де 33 блока 12 управления формирует- фактически осуществляет операцию выся сигнал логической "1", либо ре- читания. Предполагается, что эта опеэультата, образованного на выходах рация выполняется через суммирование.

31 первой группы вычитателя 8, когда а Для этого необходимо информацию, посна втором выходе 34 блока 12 уя- 3ð тупающую на его вход с выходов 18 ния формируется сигнал логической . второго регистра 2 остатка, проинверПервый коммутатор 6 может быть тировать, а на вход переноса сумматореалиэован на элементах 2И-2ИЛИ. ра 9 подать сигнал логической "1", С помощью второго коммутатора 11 Сумматор 9 — комбинационного типа с осуществляется передача на выходы 25 ускоренным. распространением переноса. .35 либо k разрядов частного, сформиро- На выходы 27 старших разрядов суммаванного на выходах 24 блока 5 деле- тора 9 поступают старшие k.ðàçðÿäîâ ния усеченных чисел, когда на управ- результата, образованного в сумматоляющем входе второго коммутатора 11 ре 9. присутствует сигнал логической "1", подаваемый.с выхода 28 элемента ИЛИ Блок 12 управления координирует, 10, либо "0", когда на управляющем работу узлов и блоков устройства входе второго коммутатора 11 присут- при выполнении в нем операции делествует сигнал логического 0". Вто- ния чисел, Он может быть реализован рой коммутатор 11 может быть реалиэо- 45 (фиг.2) на основе счетчика 38 и памя ван на элементах И. ти 39 микрокоманд. Счетчик 38 накапе

В блоке 7 умножения осуществляет- ливающего типа и предназначен для есся перемножение 1 -разрядного частно- тественной адресации микрокоманд. го, сфоРмиРованного на выходах 25 Вход счета счетчика еоединен с вхо-. втоРого коммУтатоРа 11 и поступающе- дом 14 синхронизации устройства. В го на вторую группу входов блока 7 качестве памяти 39 микрокоманд может умножения, H и разрядного делителя, быть применена быстродействующая посхранящегося в регистре 3 делителя и тоянная память емкостью (m+2) 5, поступажцего на первую группу входов где m п/(k-!). В самом начале рабоблока 7 с выходов 22 регистра 3 дели- . ты устройства счетчик 38 устанавлива55 теля. На выходах 29и 30 первой и второй ется в некоторое исходное состояние, групп блока 7 умножения образуется например в "0" (на фиг.2 цепь устапроиэведение в двухрядном коде (в ви- новки счетчика 38 в,исходное состояде двух чисел). Блок 7 умножения ком- ние не показана ).

1/ 792 !2

Устрой "тво дпя деления работает следующим образом.

Пусть на вход 13 устройства уже поступили п-разрядные двоичные коды

5 делимого х и делителя у (здесь предполагается, что делимое и делитель правильные положительные дроби), а счетчик 38 блока 12 управления установлен в исходное нулевое состояние, По содержимому счетчика 38, которое служит адресом обращения к памяти 39 микрокоманд блока 12 управления, из памяти 39 считывается микрокоманда

1, которой соответствуют управляющие 15 сигналы УЗЗ, У35, У36 (фиг,3). В результате этого соответственно на первом 33, третьем 35 и четвертом

36 выходах блока 12 управления устаIнавливаются уровни логической "1". 20

Под действием этих управляющих сигналов первый коммутатор 6 пропускает на информационные входы первого регистра 1 остатка делимое х с входа

l3 данных устройства, регистр 1 остатка и регистр 3 делителя подготовлены к приему информации, так как на их входах разрешения записи присутствуют потенциалы логической 1, а второй регистр 2 остатка и сумматор

4 частного настроены на обнуление.

С приходом первого импульса на вход

14 синхронизации устройства производится запись двоичных кодов делимого х и делителя у в регистры 1 и 3 соот- 35 ветственно, а также обнуление второго, регистра 2 остатка и сумматора 4 частного и установка счетчика 38 блока 12 управления в состояние "1". С момента окончания действия первого 40 импульса на входе 14 синхронизации устройства заканчивается подготовительный этап и начинается собственно деление, в процессе которого в течение m тактов формируется m(k-1) + 1 двоичная цифра частного.

В первом такте собственно деления по значению старших разрядов делимого х (на следующих тактах в роли делимого выступает остаток, хранящийся в регистрах l и 2 в двухрядном коде) и .делителя у на выходах 24 блоха 5 деления усеченных чисел формируется

k двоичных цифр частного. Параллель" но с работой блока 5 деления усечен" 55 ных чисел работает сумматор 9, который преобразует двухрядный код текущего остатка в однорядный. Старшие разрядов образованного в сумматоре

9 результата поступают с выходо» 27 старших разрядов сумматора 9 на входы элемента И!1И 10. Если э»ачение старших k разрядов результата равно нулю, на вь!ходе 28 элемента 1ПИ 10 формируется сигнал логического 011, в противном случае — сигнал логической едиш»1ы. Сигнал с выхода 28 эле-мента ИЛИ 10 поступает на управляюш»й вход второго коммутатора !!, Если этот сигнал соответствует уровню логическои 1", то в качестве k-разрядного частного в устройстве используется значение k цифр частного, образованного на выходах блока 5 деления усеченных чисел, а если этот сигнал соответствует уровню логического

I1 1I

О, то во втором коммутаторе I производится блокировка k цифр частного, поступающих с выходов 24 блока 5 деления усеченных чисел, и в устройстве используется значение частного, равное нулю. Сформированное на выходах 25 второго коммутатора 11 k-раз" рядное частное с (на следующих так1 тах с, где 1 — номер такта собствен-! но деления) поступает на информационные входы младших разрядов сумматора

4 частного и на входы второй группы блока 7 умножения, на выходах 29, и

30 ко"орого образуется в двухрядном коде произведения ус,, а с помощью вычитателя 8 формируется разность х — yc, в двухрядном коде, которая в дальнейшем служит остатком и подается на входы второй группы первого ,коммутатора 6 и второго регистра 2 остатка со сдвигом на (k — 1) разрядов влево (в сторону старших разрядов).

Одновременно с этим иэ памяти 39 микрокоманд блока 2 управления считывается микрокоманда 2, которрй соответствуют управляющие сигналы У34, У35 и соответственно на втором 34 и третьем 35 выходах блока 12 управления устанавливаются уровни логической 1 . Под действием управляющих сигналов первый коммутатор 6 пропускает на информационные входь . первого регистра l остатка результат с выходов 3! вычитателя 8, регистрь| 1 и 2 остатка и сумматор 4 частного подготовлены к приему информации. С приходом второго импульса на вход 14 синхронизации устройства в регистры 1 и.

2 остатка записывается сформ»рованный на выходах 31 » 32 вычитателя 8 двухрядный код остатка, в младшие

1478? 12

10 ра ряды сумматора 4 частного эаносятгя k цифр частного, а счетчик 38 блока 12 управления устанавливается в состояние "2".

Аналогичным образом устройство функционирует и н других тактах. B каждом такте старшая двоичная цифра иэ очередных k цифр частного, образованных на выходах 25 второго коммутатора 11 и поступающих на информационные входы младших разрядов сумматора 4 частного, подсуммируется к младшему двоичному разряду содержимого сумматора 4 частного, сдвинутому на (k-1) разрядов н сторону его старших разрядов.

После выполнения последнего (m+1) такта на выходе 15 частного устройства образуется и-разрядное частное, на выходе 16 остатка устройства образуется п-разрядный остаток. Одновременно с этим из памяти 39 микрокоманд блока 12 управления считывается

1 микрокоманда (m+2), которой соответствует управляющий сигнал У37 и соответственно на пятом выходе 37 блока 12 управления устанавливается уровень логической "l сигнализирукиций об окончании операции деления.

Формула и э о б р е т ения

- Устройство для деления, содержашее первый и второй регистры остатка, регйстр делителя, сумматор частного, блок деления усеченных чисел, первый.и второй коммутаторы, блок умножения, вычитатель, сумматор и блок управления, причем вход данных устройства соединен с информационны" ми входами разрядов регистра делителя и с информационными входами первой группы первого коммутатора, выходы которого соединены с информационными входами разрядов первого регистра остатка, выходы которого соединены с входами разрядов первого слагаемого сумматора, входы разрядов второго слагаемого которого соединены с выходами раэрядон второго регистра остатка, выходы разрядов сумматора являются выходом остатка устрейства и соединены с входами разрядов уменьшаемого нычитателя, выходы разрядов первой и второй групп которого соединены с информационными нходами второй группы первого коммутатора и информационными входами раэря5 дов второго регистра остатка соответственно, выходы разрядов регистра делителя соединены " входами первой группы блока умножения, выходы первой и второй групп которого совцинены с входами разрядов нычитаемого первой и второй групп нычитателя, выходы старших разрядов первого и вто рого регистров остатка соединены с входами разрядов делимого первой и второй групп блока деления усеченных чисел соответственно, входы разрядов делителя которого соединены с выходами старших разрядов регистра делителя, выходы раэрядон блока деления усеченных чисел соединены с информационными входами второго коммутатора, выходы которого соединены с входами второй группы блока умножения и с

25 входами младших разрядов сумматора частного, выходы разрядов которого являются выходом частного устройства, синхровходы первого и второго регистрон остатка, регистра делителя, сумщ матора частного и блока управления соединены с входом синхронизации устройства, первый выход блока управления соединен с первым управляющим нходом первого коммутатора и с входаl

35 ми установки B "О" второго регистра остатка и сумматора частного, второй выход блока управления соединен с вторым управляющим входом первого коммутатора и с входами разрешения

4п записи второго регистра остатка и сумматора частного, третий и четвертый выходы блока управления соединены с входами разрешения записи первого регистра остатка и регистра дели45 теля, пятый выход блока управления является выходом сигнализации окончания деления устройства, о т л и— ч а ю щ е е с я тем, что, с целью сокращения объема оборудования, устройство содержит элемент ИЛИ, причем .входы элемента ИЛИ соединены с выходами старших разрядон сумматора, а выход элемента ИЛИ соединен с управляющим входом второго коммутатора, 1478212

О 393SЯЗ7 т тантоб

Составитель В.Березкин

Техред М. Ходанич Корректор Н.Король

Редактор О. Головач

Заказ 2364/48 Тирам 669 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР I)3035, Москва, И-35, Рауаская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,101