Цифровой интегратор

Цифровой интегратор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике и может быть использовано в устройствах цифровой обработки сигналов. Целью изобретения является упрощение цифрового интегратора путем уменьшения числа элементарных сумматоров, необходимых для его реализации. Поставленная цель достигается тем, что в интегратор, содержащий квантователь 1, R элементов 4 памяти, вместо N-входового R-разрядного сумматора введен R-входовый к-разрядный сумматор (K≥LOG<SB POS="POST">2</SB>N) и каждый элемент памяти содержит элемент 5 задержки, первый элемент И 6, реверсивный К-разрядный счетчик 7, элемент И-НЕ 8, второй элемент И 9. 1 ил.

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1478214 А1 (5и 4 G 06 F 7/64

В Е пг5. .К:. q

ГА7:.Л;, Е Ь.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ(СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4258358/24-24 (22) 08.06.87 (46) 07.05.89. Бюл, 11 17 (71) Воронежский политехнический институт (72} В.И,Ледовских и С.А.Бухтияров (S3) 681.325(088 ° 8) (56) Авторское свидетельство СССР

Р 1200287, кл. G 06 F 7/64, 1984.

Теоретические основы радиолокации. /Под ред. В.Е.Дулевича. Советское радио, 1978, с. 168-171. (54) ЦИФРОВОЙ ИНТЕГРАТОР (57) Изобретение относится к радиотехнике и может быть использовано

Г в устройствах цифровой обработки сигналов. Целью изобретения является упрощение цифрового интегратора путем уменьшения числа элементарных сумматоров, необходимых для его реализации. Поставленная цель достигается тем, что в интегратор, содержащий квантователь 1, r элементов

4 памяти, вместо и-входоваго r-разрядного сумматора введен r-входый

К-разрядный сумматор (K 3 logan) и каждый элемент памяти содержит элемент 5 задержки, первый элемент И 6, реверсивный К-разрядный счетчик 7, элемент И-НЕ 8, второй элемент И 9.

i ил.

1478214

Изобретение относится к радиотехнике и может использоваться в устройствах цифровой обработки сигналов.

Цель изобретения — упрощение циф5 рового интегратора за счет уменьшения числа элементарных сумматоров, необходимых для его реализации.

На чертеже представлена функциональная схема цифрового интегратора.

Цифровой интегратор содержит квантователь 1, состоящий из последовательно соединенных генератора 2 тактовых импульсов и АЦП 3, r элементов .4 памяти, каждый из которых состоит из элемента 5 задержки, первого элемента И 6, реверсивного счетчика 7, элемента И-HE 8 и второго элемента

И 9, r-входовый К-разрядный сумматор 10. 20

Цифровой интегратор работает следующим образом.

В квантователе 1 осуществляется временная дискретизация входного сигнала импульсами генератора 2 25 и его амплитудное квантование r-pasрядными двоичными числами. Символы

"1" и "О" определенного разряда поступают с АЦП 3 на вход соответствующего элемента 4 памяти, в котором они 30 подаются на суммирующий вход реверсивного счетчика 7 через элемент И 9, а на вычитающий вход — после задержки на и тактов в элементе 5 эпдержки через элемент И 6. Элемент

И-HE 8 управляет раббтой элементов

И 6 и 9. Если на входах действуют одинаковые символы, то показания счетчика 7 не изменяются, в противном случае они соответственно увели- 40 чиваются или уменьшаются на единицу в зависимости от того, на входе какого из элементов И, второго 9 или первого 6, действует сигнал логической "1". В результате этого в начетчике 7 осуществляется скользящее суммирование п символов определенного разряда, действующих на соседних тактовых интервалах времени. Получающиеся на выходах счетчиков 7 двоичные К-разрядные числа

/К Ъ 1о8 п/ складываются в t-входовом

К-разрядном сумматоре 10 так, что на его выходе на каждом такте формируется двоичное число, равное сумме и

r-разрядных чисел.

Формула изобретения

Цифровой интегратор, содержащий квантователь, состоящий из генератора тактовых импульсов и аналого.-цифрового преобразователя и г элемент тов памяти, аналоговый вход аналогоцифрового преобразователя является входом аналогового сигнала интегратора, выход генератора тактирующих импульсов подключен к тактирующему входу аналого-цифрового преобразователя, выходы цифровых разрядов с первого по r-й которого подключены к информационным входам соответствующих элементов памяти с первого по

r-й, тактирующие входы которых подключены к выходу генератора тактовых импульсов, отличающийся тем, что, с целью упрощения цифрового интегратора, в него введены

r-входовый К-разрядный сумматор и в каждый из элементов памяти — элемент задержки, первый и второй элементы

И, элемент И-НЕ, реверсивный К-разрядный счетчик, причем в каждом из элементов памяти информационный вход элемента памяти подключен к первым входам второго элемента И, элемента

И-HE и элемента задержки, выход которого подключен к первому входу первого элемента И и второму входу элемента И-НЕ, выход которого подключен к вторым входам первого и второго элементов И, выходы которых подключены к входу суммирования и входу вычитания реверсивного К-разрядного счетчика соответственно, тактирующий вход элемента памяти подключен к одноименным входам элемента задержки и реверсивного Кразрядного счетчика, информационный

К-разрядный выход которого подключен к одноименному выходу элемента памяти, информационные К-разрядные выходы элементов памяти с первого по г-й подключены к одноименным входам r-входового К-разрядного сумматора, информационный выход которого является выходом интегратора.