Устройство регистрации ошибок

Устройство регистрации ошибок

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи, может быть использовано для контроля каналов связи в системах с кодом 3В4В. Цель изобретения - повышение достоверности. Устройство содержит вход 1 двоичного сигнала, вход 2 тактового синхросигнала, вход 3 синхросигнала двоичных групп, элемент ИЛИ 15, счетчик 16, блок 17 индикации. Цель достигается введением в устройство последовательного и параллельного регистров 4 и 5, двух дешифраторов 6,8, инвертора 7, четырех Д-триггеров 9-12 и двух формирователей 13,14 импульсов. В устройстве регистрация значений цифровой суммы на границе кодовых групп позволяет контролировать все одиночные ошибки, возникающие при передаче сигнала. При этом условия регистрации ошибок практически не изменяются при изменении статистических свойств исходного двоичного сигнала. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5д 4 Н 04 В 3/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

jlQ ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 3921992/24-09 (22) 01.07.85 (46) 07.05.89. Бюл, Р 17 (72) И.M. Котиков (53) 621.395.664(088.8) (56) Авторское свидетельство СССР

11 -688082, кл. Н 04 L 5/00) 1976. (54) УСТРОЙСТВО РЕГИСТРАЦИИ Ot. IHBOK (57) Изобретение относится к электросвязи, м. б. использовано для контроля каналов связи в системах с кодом ,ЗВ4В. Цель изобретения — повышение достоверности. Устр-во содержит вход

1 двоичного сигнала, вход 2 тактового синхросигнала, вход 3 синхросигнала

„„SU„„1478346 А1 двоичных групп, элемент ИЛИ 15, счет" чик 16, блок 17 индикации. Цель достигается введением в устр-во после" довательного и параллельного регистров 4 и 5, двух дешифраторов 6, 8, инвертора 7, четырех D-триггеров

9-12 и двух формирователей 13, 14 им-, пульсов. В устр-ве регистрация значений цифровой суммы на границе кодовых групп позволяет контролировать все одиночные. ошибки, возникающие при передаче сигнала. При этом условия регистрации ошибок практически не изменяются при изменении статистических свойств исходного двоичного сигнала. 1 ил., 3 табл.

1478346

Изобретение относится к электросвязи, может быть использовано для контроля каналов связи в системах с кодом ЗВ4В, Цель изобретения — повышение достоверности, На чертеже представлена структурная электрическая схема устройства. регистрации ошибок. l0

Устройство регистрации ошибок содержит вход 1 двоичного сигнала, вход 2 тактового синхросигнала, вход

3 синхросигнала двоичных групп, последовательный регистр 4, параллельный регистр 5, первый дешифратор 6, инвертор 7. второй дешифратор 8, первый, второй, третий и четвертый

D-триггеры 9-12, первый и второй формирователи 13 и 14 импульсов, элемент 20

ИЛИ 15, счетчик 16, блок 17 индикации, Устройство регистрации ошибок работает следующим образом.

Формирование кода сигнала типа 25

ЗВ4В на передающей стороне может осуЩествляться, например, в соответствии с табл. 1.

Двоичные группы могут быть расположены и в другом порядке, это не 30 будет влиять на работу устройства регистрации ошибок. Рядом с каждой кодовой группой указано значение цифровой суммы (ЦС) в ней, вычисляе- мое как алгебраическая сумма амплитуд импульсов в кодовой группе при условии, что символы кода О и 1 пере даются импульсами напряжения с нормированными амплитудами -1 и +1 соответственно. Над каждом из двух столб 40 цов кодовых групп указано значение

Цифровой суммы на границе кодовых групп, при котором может появиться данная кодовая группа. Из табл. 1 следует, что при отсутствии ошибок в 45 принимаемом сигнале крайние значения цифровой суммы на границах кодовых групп принимают два значения ЦС=О и ЦС=+2. Любая одиночная ошибка увеличивает данные знач ения по абсолютной величине и в этом случае они с веро- ятностью единица будут равны ЦС=-2 и ЦС=+4, Регистрация укаэанных значений цифровой суммы (ЦС=-2 и ЦС=+4) на границе кодовых групп позволяет 55 контролировать все одиночные ошибки,, возникающие гтри передаче сигнала.

При этом условия регистрации ошибок практически не изменяются при изменении статистических свойств исходного двоичного сигнала.

Двоичный сигнал записывается в последовательный регистр 4 тактовым синхросигналом и затем переписывается в параллельный регистр 5 синхросигналом двоичных групп. Представленные в параллельном виде в течение четырех двоичных тактовых интервалов четыре символа линейного сигнала на выходе параллельного регистра 5 анализируются на первом дешифраторе б.

Таблица истинности первого дешифратора представлена в табл. 2.

Здесь Х,-Х, соответственно первый, второй, третий и четвертый сим" волы в двоичной группе, представленные в параллельном виде на выходе араллельного регистр 5. à Y„-Y сигналы на соответствующих выходах первого дешифратора 6. Появление единичного уровня на одном из выходов (Y yp -gp Уз у 4 р лg) соответст вует следующим значениям ЦС в дво" ичной группе: -4, -2, О, +2, +4.

Значения цифровой суммы в двоичной группе суммируются на втором дешифраторе 8 с цифровой суммой на границе кодовых групп, поступающей в двоичном виде (10-ЦС=О;, 01""ЦС=+2) на входы второго дешифратора 8 с вы" ходов второго и третьего D-триггеров

10 и 11. Синхросигнал кодовых групп с выхода инвертора 7 записывает но1 вое значение цифровой суммы на гра нице кодовых групп в D-триггеры 912.

Таблица истинности второго дешифратора 8 представлена в табл. 3.

Здесь У„-У5 — сигналы с выходов первого дешифратора 6, W г и V > — сигналы с выходов второго и третьего

D-триггеров 10 и 11, а 7..1-2 g — - сигналы на соответствующих выходах второго дешифратора 8.

При безошибочной работе потенциалы на выходах первого и четвертого

D-триггеров 9, 12 равны нулю. Положительная ошибка (прием символа вместо символа О) приводит к появлению единичного уровня на выходе четвертого D-триггера 12 (эначение ЦС=+4), Одновременно на выходе второго формирователя 14 импульсов появляется импульс, который пройдя через элемент

ИЛИ 15, регистрируется счетчиком 16.

Кроме того, он устанавливает третий

D-триггер 11 в единичное состояние, 147834б

Двоичная группа на входе кодера

001

011

101

111

100 1 (0) 1001(07

0011(0) 0011(0)

0101(0) 0101(0)

1101 (+2) 0010 (-2)

1011(+2) 0100(-2)

1010(0) 1010(0)

1100(0) 1100(0)

0110(0) 0110(0) 1Таблица 2

О О О

О О О

О О О

1 О О

О О О

1 О О

1 О О

О 1 О

О О О

1 О О

О О

О 1 О

1 О О

О 1 О

О 1 О

О О 1

1 О

О 1

О 1

О О

О 1

О О

О О

О О

О 1

О О

О О

О О

О О

О О

О О

О О

О 0

О

1 О

1 1

О О

О О

1 О

1 1

О О

О 1

1 О

1 1

0 О

О 1

1 О

1 1

О О

О О

О О

О О

О 1

О 1

О 1

О 1

1 О

1 О

1 О

1 О

1 1

1 1

1 1

1 1

Та блица 3

О

О

О

О

1 О

О О

1 О

О 1

О О

О О

О О

1 О

О 1

О 1 О 0 О

О О 1 0 О

О О О 1 О

О О О О 1

1 .1 О О О

1 О 1 О О

1 О 0 1 О

1 О О О 1

О 1

О 1

О 1

1 1

О О

О О

О О

О О

О

О

О

О

О

О

0 восстанавливая то значение цифровой суммы на границе кодовых групп, которое имелось на передающей стороне (т.е. ЦС=+2 т.к. ЦС=+4 может пояо о о

5 виться только в результате положительной ошибки).

Отрицательные ошибки фиксируются первым D-триггером 9 и первым формирователем 13 импульсов. При этом отрицательная ошибка регистрируется счетчиком 16 и приводит к установке в единичное состояние второго D-триггера 10. Это соответствует установлению цифровой суммы на границе кодо- 15 вых групп равной нулю. Поскольку значение ЦС=О было на передающей стороне, то значение ЦС=-2 могло появиться на приемной стороне только в результате отрицательной ошибки. 20

Формула изобретения

Устройство регистрации ошибок, содержащее последовательно соединенные элемент ИЛИ, счетчик и блок индикации, о т л и ч а ю щ е,е с я тем, 25 что, с целью повышения достоверности, введены последовательно соединенные регистр, первый и второй входы которого являются входами соответственно двоичного сигнала и так- 30 тового синхросигнала, параллельный регистр, первый дешифратор и второй дешифратор, последовательное соединенные первый D-триггер, вход которого соединен с первым выходом второ- З5 го дешифратора, и первый формирователь импульсов, выход которого сое" динен с первым входом элемента ИЛИ, второй и третий D-триггеры, D-входы которых соединены соответственно с 4р вторым и третим выходами второго дешифратора, а выходы соединены соответственно с вторым и третьим входами второго дешифратора, последовательно соединенные четвертый П-триггеР, 45

D-вход которого соединен с четвертым выходом второго дешифратора, и второй формирователь импульсов, выход кото(4) (2) (0) (+2) (+4)

1 Х 3 рого соединен с вторым входом элемента ИЛИ и с S-входом третьего D-триггера, а также инвертор, вход которого соединен с вторым входом параллельного регистра и является входом синхросигнала двоичных групп, а выход соединен с С-входами первого, второго, третьего и четвертого D-триггеров, при этом S-вход второго D-триггера соединен с выходом первого формирователя импульсов, Таблица 1 (-4) (-2) (О) (+2) (+4}

Х1 Х Хэ Хд У1 2 У3 (-2) (+4) э 21 2 2з