Приемник многочастотных сигналов

Приемник многочастотных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиосвязи и может быть использовано в системах передачи дискретной информации. Цель изобретения - повышение помехоустойчивости. Устройство содержит анализатор 1 энергетического спектра, коммутатор 2, накопитель 5, логический блок 6, блок 10 управления, г-р 11 тактовых импульсов. Поставленная цель достигается введением в устройство решающего блока 3, двух компенсаторов 4,9, блока 7 выбора данных, блока 8 вычисления ошибки синхронизации, формирователя 12 управляющего сигнала, коммутатора 13 и демодулятора 14. Компенсатор 4 предназначен для подавления узкополосных помех. Блок 7 из всех сформированных оценок разностей выбирает ту, величина которой пропорциональна задержке сигнала. По вычисленному значению ошибки синхронизации в блоке 8 компенсатор 9 осуществляет задержку импульсов г-ра 11, поступающих на компенсатор 9 через формирователь 12, чем компенсируется ошибка по задержке. 11 з.п. ф-лы, 12 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1478368 А1 (5D 4 Н 04 Ь 27/1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHÎMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4295237/24-09 (22) 10.08,87 (46) 07.05.89. Бюл. М- 17 (72) В.И.Прытков, С.А.Троян, С.Н.Чистяков и О.Б.Лозицкий (53) 621.376.5 (088.8) (56) Патент США Н - 4271524, кл. 375-1, 1981. (54) ПРИЕИ1ИК МНОГОЧАСТОТНЫХ СИГНАЛОВ (57) Изобретение относится к радиосвязи и может быть использовано в системах передачи дискретной информации.

Цель изобретения — повышение помехоустойчивости. Устройство содержит анализатор 1 энергетического спектра, коммутатор 2, накопитель 5, логический блок 6, блок 10 управления, г-р

11 тактовых импульсов. Поставленная цель достигается введением в устройство решающего блока 3, двух компенсаторов 4, 9, блока 7 выбора данных, блока 8 вычисления ошибки синхронизации, формирователя 12 управляющего сигнала, коммутатора 13 и демодулятора 14. Компенсатор 4 предназначен для подавления узкополосных помех.

Блок 7 иэ всех сформированных оценок разностей выбирает ту, величина которой пропорциональна задержке сигнала.

По вычисленному значению ошибки синхронизации в блоке 8 компенсатор 9 осуществляет задержку импульсов r-ра 11, поступающих на компенсатор 9 через с

Ж формирователь 12, чем компенсируется ошибка по задержке. 11 э.п. ф-лы, 12 ил.

С.

1478368

Изобратание относится к радиосвязи и может быть использовано в систамах паредачи дискретной информации.

Цель изобретания — повышаниа помехоустойчивости.

На фиг.1 изображена структурная электрическая схема предложанногб приемника; на фиг.2 — структурная элактричаская схема анализатора энаргатичаского спектра; на фиг.3 — структурная элактричаская схема блока управлания; на фиг.4 — структурная электрическая схема первого компенсатора; на фиг.5 — структурная элактричаская схема второго компенсатора; на фиг.б — структурная элактрическая схама накопиталя; на фиг.7 — структурная элактрическая схама логичас- 29 кого блока; на фиг.й — структурная элактрическая схама демодулятора; на фиг.9 вЂ, структурная элактричаская схама решающего блока; на фиг. 10— структурная элактричаская схама бло- 25 ка выбора данных; на фиг.11 — структурная электрическая схема формирователя управляющего сигнала; на фиг.12 — структурная электрическая схама блока вычисления ошибки синхро- 30 низации.

Приемник многочастотных сигналов содержит анализатор -i энергетичаского спектра, первый коммутатор 2, рашающий блок 3, первый компенсатор 4, накопиталь 5, логический блок 6, блок

7 выбора данных, блок 8 вычисления ошибки синхронизации, второй компансатор 9, блок 10 управления, генератор 11 тактовых импульсов, формиро- 4{) ватель 12 управляющаго сигнала, второй коммутатор 13, демодулятор 14 и декодер 15.

Анализатор 1 энаргетического спактра содержит первый 16 и второй 17 45 преобразоватали частоты, первый 18 и второй 19 полосовые фильтры, генаратор 20 опорного сигнала, первый 21 и второй 22 аналого-цифровые праобразоватали, первый 23 и второй 24 рагистры, блок 25 весовых коэффициантов, первый — шестой сумматоры 2631, третий 32 и четвертый 33 регистры, парвый — четвертый перамножители 3437, первый 38 и второй 39 запоминающие блоки и первый 40 и второй 41 квадраторы.

Блок 10 управлания содержит первый 42 и второй 43 далители частоты, счатчик 44, коммутатор 45 и регистр

46.

Первый компансатор 4 содаржит первый 47 и второй 48 элеманты И, первый — четвертый регистры 49-52, да- литель 53 частоты и сумматор 54.

Второй компенсатор 9 содержит счатчик 55, блок 56 сравнания, инвертор 57> парвый — третий эламанты

И 58-60 и элемент ИЛИ 61.

Накопитель 5 содаржит первый— четвертый эламенты И 62-65, инвартор 66, эламент ИЛИ 67, первый — чатвартый регистры 68-71, первый 72 и второй 73 сумматоры, паремножитель

74, постоянный запоминающий блок 75, счетчик 76 и далитель 77 частоты.

Логический блок 6 содержит парвыйпятый регистры 78-82, узел 83 сравнения, первый — десятый элементы

И 84-93, делитель 94 частоты, арифметический узел 95, инвартор 96, парвый 97 и второй 98 элементы ИЛИ и счетчик 99.

Демодулятор 14 содержит парвый— чатвертый элементы И 100-103, первьй

104 и второй 105 блоки задаржки, первый 106 и второй 107 сумматоры, первый 108 и второй 109 двухполупариодные выпрямители и блок 110 сравнания.

Решающий блок 3 содержит первый— чатвартый элементы И 111-114, парвый

115 и второй 116 элеманты ИЛИ, парвьп»

117 и второй 118 инварторы, сумматор

119 и узал 120 задержки.

Блок 7 выбора данных содаржит регистр 121, эламент ИЛИ 122; первый— тратий узлы 123-125 сравнения, первый-тратий инверторы 126-128, первыйдавятый эламанты И 129-137, первыйшестой сумматоры 138-143, парвый— шастой двухполупериодныа выпрямитали

144-149 и счатчик 150.

Формироваталь 12 управляющего сигнала содержит инвертор 151, регистр

152, триггер 153, парвый 154 и второй

155 элеманты И.

Блок 8 вычислания ошибки синхро-. низации содержит узел 156 сравнания, инвартор 157, постоянный запоминающий узел 158, эламант И 159, сумматор 160, элемент ИЛИ 161,счетчик 162, первый 163 и второй 164 элементы И.

Приемник работаат следующим образом.

На вход приамника многочастотнь1х сигналов поступает аддитивная смась сигнала, балого шума и узкополосных

1478368 помах. Спактр сигнала, представляющего собой цифровоа сообщение, паредаваемоа в вида частотной телеграфии (ЧТ), расширен псавдослучайными скачками по частота (ПСЧ), причем скорость переключания частот равна скорости передачи сообщения. Анализатор 1 энергетического спектра разделяет рабочий диапазон частот на отдельные каналы по количеству рабочих частот (К) и формирует сигналы, пропорциональные. мощностям аддитивных смесей сигнала, белого шума и помах в каждом канале. Функционально он эквивалантен набору из К полосовых фильтров с квадратичными датекторами. Центральныа частоты фильтров дискретно изменяются в соответствии с законом пареключения частот в сигнале со скоростью, задаваамой тактовой частотой по командам, формируа. мым в блоке 10 управлания.

Допустим, что сигнал в начальный интервал врамени, величина которого 25 опраделяется скоростью передачи со-. общания, передается íà i-й частоте, соответствующай i-му фильтру. На следующем интервале сигнал появляется на (i+1)-й частоте, а вследствиа пареприсвоания центральных частот (i+1)-я частота опять соотватотвует

i-му фильтру, таким образом частотные элементы сигнала появляются на выходе одного и того жа i-го фильтра.

Допустим, что в одном из каналов, например, в j-м, присутствует узкополосная помеха. Вследствие переприсвоения цантральных частот помеха "расщепляется" по спактру в то время, как сигнал, находясь на

40 выходе одного и того же i-ro фильтра, сворачивается по спектру. Таким образом, на выходе анализатора 1 энергетического спектра формируются свартка сигнала и расщапленныа по спектру помехи.

При парадача информации в виде ЧТ рабочий диапазон частот разбит на нары частотных каналов для передачи в каждом интервала врамени либо адинич- 5О ного, либо нулевого символа сообщения. Поэтому парестройка фильтров по описанному алгоритму осуществляатся попарно.

Первый коммутатор 2 под воздейст-- 55 вием сигнала с блока 10 управления попарно подключаат выходы анализатора 1 энергетического спектра к входам решающего блока 3, который предназначен для выбора единичного или нулевого частотного канала в i-й паре, в зависимости от передаваемого символа. сообщения. Информация о передаваемом символе в установившемся ражиме поступает из демодулятора 14.

В переходном режиме (до выделения информации) на вход первого компенсатора поступает суммарный сигнал каналов i-й пары. Таким образом в установившемся ражиме шумовая полоса сужается в 2 раза. Парвый компенсатор 4 предназначен для подавления узкополосных помех. На его выхода формируются разности между значениями суммарных сигналов íà i-м и (i+

+1)-м шагах опроса анализатора энергатического спектра на каждой паре частот, в результате чего узкополосные помехи компенсируются ° Очищенный от помех сигнал поступает на накопитель 5, где осуществляется накоплание с усреднением разностей, сформированных первым компансатором 4.

Усреднение производится по раккурсивному алгоритму

6„.„= + — — — (б;.,-6; ), =1,2...

1 где ;„ — разности, сформированные на выходе первого компансатора 4 на (i+2)-м шаге опроса анализатора 1 энергетического спектра; д„.,д, — средние разности на выходе накопителя 5 соотватст-, венно на (i+1.)-м и (i+2)-м шагах опроса анализатора

1 энергетического спектра.

Количество разности на каждом шага опроса опраделяется числом пар каналов (канальных пар). На выходе, накопителя 5 формируются статистические оценки величин разностай. Точность оценки прямо пропорциональна интервалу усреднения.

С выхода накопителя 5 оцанка разностей поступает на логичасКий блок

6, который определяат номара выходов анализатора 1 энергетического спектра, содержащих передаваемое сообщение, и на блок 7 выбора данных, который из всех сформированных оценок разностей выбирает ту оценку, величина которой пропорциональна задержке сигна ла. Эта оценка поступаат на вход блока 8 вычисления ошибки синхронизации.

1478368

По вычисленному значению ошибки синхронизации второй компенсатор 9 осуществляет задержку импульсов генера.— тора 11 тактовых импульсов, поступающих на второй компенсатор 9 через формирователь 12 управляющего сигнала, чем компенсируется ошибка по задержке. Задержанные тактовые импульсы непосредственно и через блок

10 управления поступают на анализатор 1 энергетического спектра и первый коммутатор 2. Блок 10 управления задает порядок переключения первого коммутатора 2 и;перебора. частот в анализаторе 1 энергетического спектра. Формирователь 12 управляющего сигнала предназначен для перевода приемника в режим точной синхронизации при поступлении команды с логического блока 6.

Выходы анализатора 1 энергетического спектра подключены также к входам второго коммутатора 13, который по командам с логического блока 6 подключает к входам демодулятора 14 группу каналов, содержащих передаваемое сообщение. С выхода демодулятора 14 символы передаваемого сообщения поступают на декодер 15 и решающий блок 3.

Формула изобретения

1, Приемник многочастотных сигналов, содержащий анализатор энергетического спектра, выходы которого соединены с соответствующими сигнальными входами первого коммутатора, управляющий вход которого подключен к второму выходы блока управления, генератор тактовых импульсов, декодер, накопитель, первые выходы которого соединены с первыми входами логического блока, при этом первый вход анализатора энергетического спектра является входом приемника, выходом которого является выход декодера, отличающийся тем, что, с целью повышения помехоустойчивости, введены два компенсатора, блок выбора данных, блок вычисления ошибки синхронизации, второй коммутатор, решающий блок, формирователь управляющего сигнала и демодулятор, выход которого соединен с первым входом решающего блока и с первым входом декодера, второй вход которого подключен к выходу генератора так55 образователя частоты, два полосовых фильтра, четыре регистра, два аналогоцифровых преобразователя, блок весовых коэффициентов, шесть сумматоров, товых импульсов и к третьему входу формирователя управляющего сигнала, первый и второй входы которого подключены соответственно к третьему и четвертому выходам логического блока, первый и второй выходы которого соединены соответственно с первым и вторым управляющими входами второго коммутатора, выходы которого соединены с соответствующими сигнальными входами демодулятора, управляющий вход которого соединен с первым входом второго компенсатора и с управляющим входом решающего блока, выходы которого соедйнены с сигнальными входами первого компенсатора, управляющий вход которого подключен к третьему выходу блока управления, первые выходы которого соединены с третьими входами анализатора энергетического спектра, второй вход которого подключен к входу блока управления и к второму выходу второго компенсатора, первый и вторые входы которого подключены соответственно к первому и вторым выходам блока вычисления ошибки синхронизации, сигнальные входы которого подключены к

3Q выходам блока выбора данных, первый и второй входы которого подключены соответственно к пятому и шестому выходам логического блока, второй вход которого соединен с вторым входом накопителя и с,третьим входом

35 блока выбора данных, четвертые входы которого соединены с третьими выходами накопителя, первый и второй входы которого подключены соответствен40 но к первым и вторым выходам первого компенсатора, при этом выход формирователя управляющего сигнала соединен с управляющим входом первого компенсатора и с управляющим входом блока вычисления ошибки синхронизации, вы45 ходы анализатора энергетического спектра соединены с соответствующими сигнальными входами второго коммутатора, а первые и вторые выходы первого коммутатора соединены соответст50 венно с вторыми и третьими входами решающего блока.

2. Приемник по п.1, о т л и ч а— ю шийся тем, что анализатор энергетического спектра содержит два пре1478368

55 четыре перемножит ля, два запоминающих блока, два квадратора и генератор опорного сигнала, первый и второй выходы которого соединены с вторыми входами соответственно первого и второго преобразователей частоты, выходы которых соединены с входами соответственно первого и второго полосовых фильтров, выходы которых соединены с первыми входами оответственно первого и второго аналого-цифровых преобразователей, выходы которых соединены с входами соответственно первого и второго регистров, выходы которых подключены к первым входам соответственно первого и второго сумматоров, выходы которых подключены к первым входам соответственно третьего и четвертого перемножителей, выходы которых соединены соответственно с первым и вторым входами третьего сумматора, выходы которого соединены с входами первого запоминающего блока, выходы которого соединены с вторыми входами первого сумматора, с первыми входами первого перемножителя и с входами первого квадратора, выходы которого соединены с первыми входами четвертого сумматора, вторые входы которого соединены с выходами второго квадратора, входы которого подключены- к первым входам второго перемножителя, к вторым входам второго сумматора и к выходам второго запоминающего блока, входы которого подключены к выходам пятого сумматора, первый и второй входы которого соединены с выходами соответственно первого и второго перемножителей, вторые входы которых соединены с вторыми входами соответственно четвертого и третьего перемножиталей, выходы четвертого сумматора соединены с первыми входами шестого сумматора, выходы которого подключены к входам третьего регистра, первые выходы которого соединены с вторыми входами шестого сумматора, первые и вторые выходы блока весовых коэффициентов соединены с вторыми входами соответственно первого и второго перемножителей, вторые выходы третьего регистра соединены с входами четвертого регистра, выходы которого являются выходами анализатора энергетического спектра, первым входом которого являются объединенные первые входы первого и второго преоб.5

50 разователей частоты, вторые объединенные входы первого и второго анало- .го-цифровых преобразователей являются вторым входом анализатора энергетического спектра, третьими входами которого являются входы блока весовых коэффициентов.

3. Приемник по п.1, о т л и ч а ю шийся тем, что блок управления содержит два делителя частоты, счетчик, коммута."ор и регистр, параллельные выходы которого соединены с соответствующими входами коммутатора, управляющий вход которого соединей с входом первого делителя частоты, выход которого соединен с входом счетчика и с входом второго делителя частоты, выход которого подключен к второму входу регистра, первые входы которого подключены к последовательным выходам регистра, при этом вход первого делителя частоты является входом блока управления, первыми, вторыми и третьим выходами которого являются соответственно выходы коммутатора, выходы счетчика . и выход первого делителя частоты.

4. Приемник по и.1, о т л и ч а— ю шийся тем, что накопитель содержит четыре элемента И, инвертор, элемент ИЛИ, четыре регистра, два

° сумматора, перемножитель, постоянный запоминающий блок, счетчик и делитель частоты, выходы которого через постоянный запоминающий блок соединены с вторыми входами перемножителя, первые входы которого подключены к выходам первого сумматора, первые входы которого подключены к выходам первого регистра, первый вход которого соединен с первым входом второго регистра, с входом третьего регистра и с входом четвертого регистра, параллельные выходы которого соединены с входами первого элемента

И, выход которого соединен с вторым входом второго элемента И и с входом инвертора, выход которого соединен с вторым входом третьего элемента И, выходы которого соединены с первыми входами элемента ИЛИ, выходы которого соединены с вторыми входами второго регистра, выходы которого соединены с вторыми входами четвертого элемента И и с вторыми входами второго сумматора, первые входы которого подключены к выходам перемножи- теля выход третьего регистра соеш 1478368

10 нен с входом делителя частоты и с арифмет, .ческого узла, четвертые и первым входом четвертого элемента И, пятые выходы которого соединены соотвыходы которого соединены с вторыми ветственно с четвертыми и пятыми входами первого сумматора вьжод де- входами третьего регистра, вход уп5 лителя частоты соедиаым с ваодом сче- равления которого подключен к выходу тчика, .выходи второго суимамеуа сое- шестого элемента И, выходы четвертодинены с вторыми входами элемента го регистра соединены с соответствуюИЛИ, вторые входы первого регистра щими входами пятого регистра и с вто

"одключены K выходам второго элемен- 1ð рыми входами узла сравнения, первые та И, первые входы которого соедине- входы которого подключены к первым ны с первыми входами третьего эле- выходам пятого регистра, второй выход мента И и являются входами накопите- которого соединен с первым входом четля, управляющим входом которого яв- . вертого элемента И, выход которого ляется первый вход первого регистра, 15 соединен с входом инвертора, с первым выходы второго сумматора являются входом десятого элемента И и с первым первыми выходами накопителя, вторым входом восьмого элемента И, выходы выходом которого является выход чет- которого соединены с первыми входами вертого регистра. второго элемента ИЛИ, вторые входы

5. Приемник по п.i, о т л и ч а — 2g которого подключены к выходам седьмою шийся тем, что, логический ro элемента И, первый вход которого блок содержит пять регистров, узел подключен к первому входу девятого сравнения, десять элементов И, дели- элемента И и к выходу инвертора, пертель частоты, арифметический узел, вый вход первого элемента И соединен инвертор, два элемента ИЛИ и счетчик, 25 с выходом узла сравнения, с управляювыходы которого соединены с вторыми щим входом пятого регистра и с управвходами первого элемента И, выход ляющим входом четвертого регистра, которого через первый регистр соеди- входы которого являются первыми вхонен с вторыми. входами второго эле- дами логического блока, вторым входом мента И, выходы которого соединены щ которого является вход счетчика, перс входами второго регистра, парал- выми, в торыми, третьим, че т ве ртым, лельные выходы которого соединены пятым и шестыми выходами логического с входами третьего элемента И, выход блока являются соответственно выходы которого соединен с вторым входом второго элемента HJIH, выходы первого четвертого элемента И, с первым вхо- элемента ИЛИ, выход третьего элемендом пятого элемента И и с первым вхо- та И, выход делителя частоты, выход дом шестого элемента И, второй вход четвертого элемента И и выходы трекоторого подключен к входу счетчика тьего регистра. и входу делителя частоты, выход кото- 6. Приемник по п.1, о т л и ч а— рого соединен с первым входом второ- 4О ю шийся тем, что демодулятор соro элемента И и с входом управления держит четыре элемента И, два блока второго регистра, последовательные задержки, два сумматора, два двухповыходы которого соединены с вторыми лупериодных выпрямителя и блок сраввходами пятого элемента И, выходы нения, первый и второй входы которого которого соединены с входами ариф- 45 соединены с выходами соответственно метического узла, первые выходы ко- первого и второго двухполупериодных торого соединены с вторыми входами выпрямителей, входы которых подключеседьмого элемента И и с первыми вхо- ны к выходам соответственно первого дами третьего регистра, вторые входы и второго сумматоров, первые входы которого подключены к вторым выходам которых подключены к выходам соотарифметического узла, к вторым вхо- ветственно первого:и второго блоков дам восьмого элемента И и к вторым задержки, входы которых соединены с входам девятого элемента И, выходв выходамн соответственно первого и которого соединены с вторымн входами второго элементов И, первые входы первого элемента ИЛИ, первые входы которых объединены и подключены к

55 которого подключены к выходам деся- первым входам третьего и четвертого того элемента И, вторые входы кото- элементов И, выходы которых соеди-. рого подключены к третьим входам иены с вторыми входами соответствентретьего регистра и третьим выходам но первого и второго сумматоров, вы-.

1478368 ход блока сравнения является выходом демодулятора, первыми, вторыми, третьими и четвертыми входами которого являются соответственно вторые входы первого элемента И, вторые входй .второго элемента И, вторые входы третьего элемента И и вторые входы четвертого элемента И, первый вход которого является управляющим входом демодулятора.

7. Приемник по п.1, о т л и ч а— ю шийся тем, что решающий блок содержит четыре элемента И, два элемента ИЛИ, два инвертора, сумматор и узел задержки, первые и вторые вы1 ходы которого соединены с первыми входами первого и второго элементов

И, вторые входы которых соединены с выходами соответственно первого и второго элементов ИЛИ, первые входы которых подключены к выходу первого инвертора, вход которого соединен с вторыми входами третьего и четвертого элементов И, выходы которых соединены с вторыми входами соответственно второго и первого элементов ИЛИ, первый вход третьего элемента И соединен с входом второго инвертора, выход которого соединен с первым входом четвертого элемента И, выходы первого и вто. рого элементов И соединены соответственно с первыми и вторыми входами сумматора, выходы которого являются выходами решающего блока, первым, вторыми и третьими входами которого являются соответственно вход второго инвертора, вторые и третьи входы узла задержки, управляющим входам решающего блока является вход первого инвертора.

8. Приемник по п.1, о т л и ч а— ю шийся тем, что первый компенсатор содержит четыре регистра, два элемента И, сумматор и делитель частоты, выход которого соединен с вторым управляющим входом первого регистра, параллельные выходы которого соединены с соответствующими входами второго регистра, выходы которого соединены с первыми входами сумматора, вторые входы которого соединены с выходами первого элемента И, первые входы которого соединены с выходами третьего регистра и с входами первого регистра, второй управляющий вход которого соединен с управляющим входом третьего регистра, с управ.ляющим входом четвертого регистра и

55 с входом делителя частоты, параллельные выходы четвертого регистра подключены к входам второго элемента И, выход которого соединен с вторым входом первого элемента И, последовательный выход четвертого регистра соединен с управляющим входом второго регистра, выходы сумматора и последовательный выход четвертого регистра являются соответственно первыми и вторыми выходами первого компенсатора, вход делителя частоты является управляющим входом первого компенсатора.

9 Приемник по п.1, о т л и ч а— ю шийся тем, что второй компенсатор содержит три элемента И, элемент ИЛИ, инвертор, блок сравнения и счетчик, вход которого подключен к выходу первого элемента И и к первому входу второго элемента И, выI ход которого соединен с первым входом элемента ИЛИ, второй вход которо. га подключен к выходу третьего элемента И, первый вход которого соединен с первым входом первого элемента

И, второй вход которого подключен к входу инвертора, выход которого соединен с вторым входом третьего элемента И, выходы счетчика соединены с первыми входами блока сравнения, выход которого соединен с вторым входом второго элемента И и является первым выходом второго компенсатора, вторым выходом которого является выход элемента ИЛИ, первый вход первого элемента И является управляющим входом второго компенсатора, первым и вторым входами которого являются соответственно вход инвертора и вторые входы блока сравнения.

10. Приемник по п.1, о т л и— ч а ю шийся тем, что блок вычисления ошибки синхронизации содержит три элемента И, элемент ИЛИ,узел сравнения, инвертор, постоянный запоминающий узел, сумматор и счетчик, выходы которого соединены с вторыми входами первого элемента И и с входами сумматора, выходы которого соединены с вторыми входами второго элемента И, выходы которого соединены с вторыми входами элемента ИЛИ, .первые входы которого подключены к выходам первого элемента И, первый вход которого соединен с выходом инвертора, вход которого соединен с первым входом второго элемента И, с вто1478368

13

14 рым входом третьего элемента И и с выходом узла сравнения, вторые входы которого соединены с первыми входами третьего элемента И и с выходами пос5 тоянного запоминающего узла, входы которого подключены к выходам элемента ИЛИ, при этом выход узла сравнения является первым выходом блока вычисления ошибки синхронизации, вто- 10 рыми выходами которого являются выходы третьего элемента И, вход счетчика является управляющим входом блока вычисления ошибки синхронизации, входами которого являются первые 15 входы узла сравнения.

11. Приемник по п.1, о т л и ч а— ю шийся тем, что блок выбора данных содержит регистр, элемент ИЛИ, три ужа сравнения, три инвертора, девять элементов И, шесть сумматоров, :шесть двухполупериодных выпрямителей и счетчик, выходы которого соединены

".. с Вторыми входами первого узла сравнения, выход которого соединен с управляющим входом регистра и с первым входом первого элемента И, выходы которого соединены с входами регистра, первые выхсды которого соединены через первый двухполупериодный выпрямитель с первыми входами первого сумматора, выходы которого соединены с первыми входами второго узла сравнения, вторые входы которого подключены к выходам второго двухполупери35 одного выпрямителя, входы которого соединены с первыми входами второго элемента И, с вторыми входами шестого сумматора и с четвертыми выходами регистра, вторые выходы которого сое- 40 динены с первыми входами третьего сумматора и с входами третьего двухполупериодного выпрямителя, выходы которого соединены с первыми входами четвертого сумматора, выходы которого 45 соединены с вторыми входами третьего узла сравнения, первые входы которого подключены к выходам пятого сумматора, первые входы которого подключены к выходам четвертого двухполупериодного выпрямиттеля, входы которого соединены с первыми входами третьего элемента И и с пятыми выходами регистра, третьи выходы которого соединены с первыми входами четвертого элемента И, с вторыми входами третьего сумматора и с первыми входами шестого сумматора, выходы которого соединены с входами пятого двухполупериодного выпрямителя, выходы которого соединены с вторыми входами четвертого и пятого сумматоров, выходы третьего сумматора соединены с входами шестого двухполупериодного выпрямителя, выходы которого соединены с вторыми входами первого и второго сумматоров, выход второго узла сравнения соединен с первым входом пятого элемента И, второй вход которого подключен к выходу первого инвертора, вход которого соединен с BTopbM входом шестого элемента И, выход которого соединен с входом второго инвертора и с первым входом седьмого элемента И, второй вход которого соединен с вторым входом восьмого элемента И и с выходом третьего инвертора, вход которого подключен к выходу пятого элемента И и к второму входу девятого элемента И, первый вход которого соединен с первым входом восьмого элемента И и с выходом второго инвертора, выход третьего узла сравнения соединен с первым входом шестого элемента И, выход седьмого элемента И соединен с вторым входом третьего элемента И, выходы которого соединены с первыми входами элемента ИЛИ, вторые входы которого подключены к выходам второго элемента И, второй вход которого соединен с выходом восьмого элемента И, выход девятого элемента

И соединен с вторым входом четвертого элемента И, выходы которого соединены с третьими входами элемента

ИЛИ, выходы которого являются выходами блока выбора данных, первым, вторыми, третьим и четвертым входами которого являются соответственно вход первого инвертора, первые входы первого узла сравнения, вход счетчика и вторые входы первого элемента И.

12. Приемник по п.1, о т л и— ч а ю шийся тем, что формирователь управляющего сигнала содержит два элемента И, триггер, регистр и инвертор, выход которого соединен с вторым входом регистра, выходы которого соединены с входами первого элемента И, выход которого через триггер соединен с первым входом второго элемента И, выход которого является выходом формирователя управляющего сигнала, первым, вторым

1478368

16

15 и третьим входами которого являются вход регистра и второй вход второго соответственно вход инвертора, первый элемента И.

1478368

1ч 8 3bH

Уиъ. 7

bbp. блЮ

1478368

1478368

LPgz. 12

Составитель О.Геллер

Техред Л.Олийнык Корректор В.Гирняк

Редактор И.Шмакова

Заказ 2375/56 Тираж 627 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101