Операционное устройство

Операционное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в составе высокопроизводительных универсальных или специализированных машин, а также автономно для быстрого выполнения восьми арифметических и логических операций: сложение, вычитание, умножение, деление, извлечение квадратного корня, И, ИЛИ, НЕ над модулями операндов с фиксированной запятой. Цель изобретения - повышение быстродействия при выполнении операций деления и извлечения квадратного корня. Сущность изобретения заключается в решении уравнения х-μ(ах-в)=о с помощью асинхронного итерационного алгоритма. Устройство создано на основе узлов комбинационного типа, быстродействие которых определяется временем переходного процесса. На выходе устройства во время переходного процесса появляются различные значения. Схема коррекции, включающая вновь введенные блок приоритетного формирования нулей и линию задержки, а также схему сравнения, обеспечивает выбор последовательности тех значений, которые сходятся к решению уравнения. Асинхронный итерационный алгоритм сходится к решению с геометрической скоростью сходимости. Момент окончания вычислений осуществляется по равенству результатов К и (К+1)-й итераций. 3 ил.

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„3481740 (51)4 G 06 F 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4268683/?4-24 (22) 03.04.87 (46) 23.05.89.Бюл. В 19 (71) Институт проблем моделирования в энергетике АН УССР (72) М.Н.Кулик, В.Н.Белецкий, А.А.Чемерис, С.,Семенов, А.П.Лавлусенко и Н.А.Твердохлеб (53) 681.3 (088.8) (56) Алексеенко А,Г., 1!1агурин И.И.

Микросхемотехника. N.: Радио и связь, 1982, Пухов И.F.. Структурно-аналоговые цифровые вычислительные системы.

Электроника и моделирование. Киев:

Наукова думка, вып.7, 1982, с. 56—

57, рис. 35. (54) ОПЕРАЦИОННОЕ УСТРОЙСТВО (57) Изобретение относится к цифровой вычислительной технике и может бьп!ь использовано в составе высокопроизводительных универсальных или специализированных машин, а также автономно для быстрого выполнения восьми арифметических и логических операций: сложение, вычитание, умножение деление, извлечение квадратИзобретение относится к области цифровой вычислительной техники и может быть использовано в составе высокопроизводительных универсальных или специализированных машин, з также автономно для быстрого выполнения восьми арифметических и логических операций: сложение, вычитание, умножение, деление, извлечение квадратного корня, И, ИЛИ, НЕ над моду2 ного корня, И, ИЛИ, HF. над модулями оп ерандов с фиксированной запятой, Цель изобретения — повышение быстродействия при выполнении операций деления и извлечения квадратного корня, Сущность изобретения заключается в решении уравнения х — р (ах-Ь)

= 0 с помощью асинхронного итерационного алгоритма, Устройство создано на основе узлов комбинационного типа, быстродействие которых определяется временем переходного процесса, На выходе устройства во время переходного процесса появляются различные значения, Схема коррекции,включающая вновь введенные блок приори-

Я тетного формирования нулей и линию задер!!жи, а также схему сравнения, обеспечивает выбор последовательности тех значений, которые сходятся С: к решению уравнения, Асинхронный итерационный алгоритм сходится к решению с геометрической скоростью М сходимости, Момент окончания вычис- 1!!фЬ лений осуществляется по равен" òâó (ф

;результатов К и (К+1 )-й итераций.

3 HJI лями операндов с фиксированной запятой.

Цель изобретения — повышение быстродействия при выполнении операций деления и извлечения квадратного корня.

На фиг.! представлена функциональная схема операционного устройства; на фиг. 2 — схема -й схемы блока приоритетного формирования нулей з 14817 (i = 1,2...,,п); íà фиг. 3 — функциоФ ! нальная схема блока управления и формирователя готовности.

Операционное устройство (фиг.1) содержит регистр 1, коммутатор 2, коммутатор 3, преобразователь 4 прямого кода в дополнительный код,комбинационный умножитель 5, коммутатор 6, арифметико-логический блок 7 (AJIR), коммутатор 8, блок 9 приоритетного Формирования нулей, элемент

10 задержки, схему 11 сравнения,эле-. мент И 12, элемент ИЛИ 13, блок. 14 управления, формирователь 15 готов- 15 ности, управляющий 16 и информацион» ные 17 и 18 входы операционного устройства, вход 19 пуска операционного устройства, информационный выход

20 операционного устройства выход 20

21 сигнала. готовности операционного устройства; i-я схема блока 9 приоритетного Формирования нулей (фиг.2) содержит. одновибратор 22, элемент 23 задержки и элемент И 24. 25

Блок 14 управления (фиг.3) содер-,, жит дешифратор 25, элементы ИЛИ 26 и выходы 27-32 блока.

Формирователь 15 готовности (Фиг.3) содержит одновибраторы 33 †..30

36, элементы И 37 и 38, выходы 39 и 40 Формирователя готовности, В общем случае комбийационный усилитель иа n = 2 разрядов содержит п-1 АЛБ и n/2 дешифраторов; AJIR $5 расположены на р ступенях, в-я в =

1, р.) из которых содержит 2 (n+ . з-

+ s+2. 2 ) -разрядных АЛВ.

<-o

Ойерационное устройство работает следующим образом, При поступлении на вход 16 дешко-I ратора 25 блока.14 управления кодов

D0D,001,010,011,100 формируется "1" соответственно на первых пяти его выходах, а на выходах 27 — соответ-, ственно коды. 10010 01100, 11011, 01111, 00001, поступающие на вход

АЛБ 7, выполняющего соответственно операции сложения, вычитания, И, ИЛИ, НЕ. Первый операнд поступает 50 на вход AJIR через коммутатор 6 (на

его управляющий вход поступает "1" с выхода 28). На управляющий вход . коммутатора 8,поступает .с выходов

29-код 1О, При этом результат опера-, 55 ции на выходе AJIR 7 поступает на выход 20 операционного устройства.

Одновременно с поступлением кода опе40

4 рации на вход 19 поступает сигнал пуска (перепад из ."0" в "1"), по которому запускается только один.одновибратор 34 (на входах P других одновибраторов имеет место уровень логического "0", препятствующий нх запуску), на выходе которого формируется отрицательный импульс длительностью, равной времени выполнения операции в АЛБ 7 и поступления результата на выход 20.

При поступлении на вход 16 дешифратора 25 кода 101 формируется "1" на шестом его выходе, которая поступает на выходы 30 и 31 соединенные с управляющими входами коммутаторов

3 и 2. На выходе 32 формируется код

11111, поступающий на второй вход .преобразователя 4. В результата информация с входа преобразователя 4 беэ изменения поступает на его выход, На управляющий вход коммутатора 8 с выходов 29 поступает код 01. С приходом сигнала пуска на вход 19 запускается только один одновибратор 35, на выходе которого формируется отрицательный импульс на время выполнения операции умножения и поступления произведения на выход 20.

Рассмотрим более подробно выполнения операции деления. При нахождении частного и квадратного корня в устройстве имеет место монотонная сходимость вычислений. То есть, записав в регистр.1 начальное приближение х т = 0,5в, получим первое приближени,е xò >xão затем х т2v xò и т.д. Моно онная сходимость имеет ,место в силу свойства изотонности.. отображений с(, х-0 ° 5(ax-в) и

Чт х-0 5(x -в).

Пусть x„ex<, тогда Ц ;(х,) 7 ф(хg)y Х. Х X+g Eg (Х ) — Х

1,2. Приведем пример для

Пусть а в 1, х„= 1, х = 0; 6.тогда

tg,(x,) = 1 > (р (х. ) = 0,75. Рассмотрим вычисления на первой итерации.

После за тиси начального приближения х в регистр 1 начнет формироватьто ся новое приближение, формирование нулей и единиц этого приближения на выходе A!IS ? будет осуществляться в различные моменты времени. Однако, на выходе блока 9 приоритетного формирования нулей результат будет

Формироваться так. Вначале сформируются все нули, И только после этого—

5 I 4817 все единицы. Пусть х т = 0,011010, а (р (х ) = 0,100110, Тогда промежу1 точный результат на выходе устройства

9 равен 0,000010, Он меньше, чем знато 5 чение х, и поэтому в регистр 1 не запишется, поскольку схема 11 сравнения формирует единичный сигнал только в том случае, если значение на ее втором входе больше, чем на и ерв ом. Пусть далее сформиру ется "1 " . в старшем разряде, Тогда х то < (О, 1000010 (Ц(х то), который запишется в регистр 1, и начнется Формирование нового приближения. В одно и то 15 же время может сформироваться нес,колько единиц. Но в любом случае промежуточное значение на выходе 9 устройства всегда будет меньше или равно значению у (х ). Если это эначе- 2р ние больше, чем х, то оно записыто вается в регистр 1, иначе не записывается. Для любой другой итерации значение у на выходе 9 устройства всегда удовлетворяет условию у С 25 (y(x ), где x — значение, храТ1 " т1 нимое регистром 1. Таким образом, в процессе вычислений в регистр 1 мот (i <) гут записаться только значения х удовлетворяющие условию х (х

Т1 т (1 f)

4 (g(x ) . .В тот момент времени, когда х, становится равным х+ = ((х+), TÈ з нач ения на об оих входа х с хемы с равнения становятся равными. Повторные запуски одновибратора 35 прекращаются и формируется сигнал готовности.

При подаче на вход 16 дешифратора 25 кода 1 10 формируется "1" на седьмом выходе.его,которая поступает на выход 31, соединенный с управ- 4р ляющим входом коммутатора 2. По сигналу "Пуск", поступающему на вход

19 ° запускается одновибратор 33, на его выходе 30 формируется положительный импульс. В результате на выходах 27 формируется код 01011 ïîñтупающий на управляющий вход АПБ, Значение второго операнда 0,5в через

АПБ, блок приоритетного формирования нулей и элемент задержки посту- 5О пает на информационный вход регистра 1 и записывается в нем по сигналу, поступающему с выхода 30. По окончании импульса на выходе 39 появляется "1" на выходе 40, которая формирует на выходах 27 код 10010, поступающий на управляющий вход

A)IR 7, включая его в режим суммирования, С выхода регистра 1 на первый

40 6 вход коммутатора 2 пос тупа ет э нач ение О, 5х, где х — э нач ение, хранимое регистром 1. Ня второй вход АЛБ поступает значение делителя 0,5 в.

Умножение числа 0,5 на х,в осуществляется в результате сдвига х, в на один разряд вправо. В результате на выходе АПБ 7 Формируется значение х — 0,5 (ax-в)

$0,5à7доп x+ 0,5 н, где (0,5а j доп — значение числа

0,5а в дополнительном коде.

В первоначальный момент времени х=в. С течением времени на выходе

АЛБ 7 сформируется значение. х т1, удовлетворяющее неравенству

0,5в < х <0,5в-0,5(ав-в).

Схема 11 сравнения формирует "1" на своем выходе и х записывается, Т1 в регистр 1. При этом время i задержки появления "1" в блоке приоритетного формирования нуля равно

I где n — число разрядов представления операндов; t, . 1 (— соотв ет((1О) 1(1) ственно время переключения i-го разряда от входа регистра 1 через коммутаторы 2 H 3, преобразователь 4, умножитель 5, коммутатор 6 до выхода АЛБ 7 и "1" в "0" и иэ "0" в "1".

Это обеспечивает занижение значений результатов на выходе блока приоритетного формирования нулей по сравнению со значениями, Формирующимися на выходе АЛБ 7.

Поступление информации с выхода блока приоритетного формирования нулей на первый вход регистра 1 через элемент 10 задержки препятствует записи значений, меньших по сравнению со значениями, хранимыми регистром

1, во время переключения "1" в "0" на выходе схемы сравнения.

B течении времени в моменты т2, т3,...,тИ в регистр 1 будут записываться последовательные приближения тя тз ТИ х, х,...х = х, удовлетворяющие неравенствам х 4 х с х — 0,5(ах — в);

Т1 Т2 т1 Т1 х < х < хт — 0,5(ах — в); т (((-1) тм т (м -1) . т(й-1)

- в), 1481740 откуда х» = х™ = А/в. Возможность ваписи значения х < ")> х + в регистр 1 исключается, поскольку это означало бы, что на. выходе устройства приоритетного Формирования нулей имеет место значение х = х - (095ах»- в) ) х+, т(и+ ) что невозможно, так как

x» — 0 5(ах - в) = х .

Следовательно, через определенное время после пуска операционного устройства в регистре 1 сФормирует15 ся частное от деления а на в, поступающее на выход коммутатора 8. Сигнал готовности формируется следующим образом. По первой записи в регистр

1 по сигналу от схемы сравнения запускается одновибратор 36, который повторно запускается каждый раз одновременно с записью информации в регистр 1. .Длительность импульса, Формируемого одновибратором 35, не меньше, чем время прохождения информации от входа регистра. 1 до выхода схемы 11 сравнения. В результате отрицательный импульс на выходе одновибратора 36 длится до установления в регистре 1 решения х,После чего на выходе схемы сравнения установится "О" и повторные запуски одновибратора 36 завершатся.

Выполнение операции извлечения квадратного корня осуществляется

35 при подаче на вход 16 дешифратора

25 кода 111 и еигнала пуска. При этом в начальный момент времени в регистр 1 записывается начальное приближение корня х = 0,5в так же, 40 то как и при выполнении: деления.

В последующие моменты времени т1, т29... 9тИ в регистр 1 записываются последовательные приближения х, х ...,х™ = х, удовлетворяют щие неравенствам х с х с х 095((х ) — в)9 х е х™сх — 0 5((х ) - в)

50 т(и- ) тя + т (й-1) х 4х 4=х (х — 0,5((х ("- ) )2 в), откуда х+ = х ™ = /в. 55

Умножение значения 0,5 на число ((х ) — в), i = 1,N обуславливается необходимостью обеспечения монотонной сходимости последовательности (хT) к х .

Сигнал готовности формируется так же, как и при выполнении операции деления.

Формула изобретения

1. Операционное устройство, содержащее регистр, четыре коммутатора, преобразователь прямого кода в дополнительный код, комбинационный умножитель9 арифметико-логический блок, схему сравнения, элемент И, элемент ИЛИ и блок управления, первый и второй выходы которого соединены соответственно с управляющими входами первого и второго коммутаторов, первые информационные входы которых соединены.с первым входом схемы сравнения, выходом регистра и первым информационным входом третьего коммутатора, второй информационный вход которого соединен с первым информационным входом четвертого коммутатора и выходом комбинационного умножителя, первый информационный вход которого соединен с выходом второго коммутатора, второй информационный вход которого соединен с первым инФормационным входом операционного устройства и первым информационным входом арифметико-логического блока, второй информационный вход которого соединен с выходом четвертого коммутатора, второй информационный вход которого соединен с вторым информационным входом операционного устройства и вторым информационным входом первого коммутатора, выход которого соединен с информационным входом преобразователя прямого кода в дополнительный код, выход которого соединен с вторым информационньм входом комбинационного умножителя, а управляющий вход — с третьим выходом блока управления, четвертый и пятый выходы которого соединены соответственно с управляющими входами третьего и четвертого коммутаторов, выход схемы сравнения соединен с первым входом элемента И„ выход которого соединен с первым входом элемента

ИЛИ, шестой выход блока управления соединен с управляющим входом арифметико-логического блока, выход кЬторого соединен с третьим информационным входом третьего коммутатора, 1481740 выход которого соединен с информационным выходом onерационнorо устройства, управляющий вход которого соединен с входом формирования кода операции блока управления, о т л ич а ю щ е е с я тем, что, с целью повищения быстродействия при выполнении операции деления и извлечения квадратного корня, в него введены блок приоритетного формирования нулей, элемент задержки и формирователь готовности, первый вход которого соединен с входом пуска операцион ного устройства, выход сигнала готов- 15 ности которого соединен с первым. выходом формирователя готовности,-второй выход которого соединен с входом запуска блока управления, седьмой выход которого соединен с вторым входом формирователя .готовности, третий выход которого соединен с вторым входом элемента ИЛИ, выход которого соединен с входом синхронизации регистра, информационный вход 25 которого соединен с выходом элемен;та задержки, вход которого соединен с выходом блока приоритетного формирования нулей и вторым входом схемы сравнения, выход которой соединен с третьим входом формирователя готовности, четвертый выход которого соединен с вторым входом элемента И, выход арифметико-логического блока соединен с входом блока приоритетного

Формирования нулей.

2. Операционное устройство по п.), о т л н ч а ю щ е е с я тем, что блок приоритетного формирования нулей содержит и схем {и — разрядность операндов), каждая из которых- содержит одновибратор, элемент задержки н элемент И, выход которого соединен с выходом схемы блока, вход которой соединен с входами одновибратора и элемента задержки, выходы которых соединены соответственно с первым и вторым входами элемента И. !. 3. Операционное устройство по. п.1, отличающеесятем, что формирователь готовности. содержит четыре одновибратора и два элемента И, причем первый вход формирователя готовности соединен с первыми входами первого, второго и третьего одновибраторов, вторые входы которых соединены с вторым входом формирователя готовности, первым входом четвертого одновибратора и первым входом первого элемента И,второй вход которого соединен с первым выходом первого одновибратора,второй выход которого соединен с вторым и третьим выходами формирователя готовности, первый и четвертый выходы которого соединены соответственно с выходами второго и первого элементов И, первый, второй и третий входы второго элемента И соединены. соответственно с выходами второго, третьего и четвертого одновибраторов, второй вход четвертого одновибратора соединен с третьим входом формирователя готовности.

) 481740

Составитель Е.Мурзина

Техред Л.Олийнык

Корректор О Чигинева

Редактор Л.Гратилло

Заказ 3782 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101