Устройство для умножения двоичных чисел

Устройство для умножения двоичных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах высокой производительности. Цель изобретения - увеличение быстродействия устройства при конвейерной обработке информации (путем сокращения машинного такта устройства). Устройство содержит матрицу N<SP POS="POST">.</SP>(N-1) полных одноразрядных сумматоров, матрицу 3 N<SP POS="POST">.</SP>N элементов И , 2N элементов 4 памяти, (N+2)-разрядный сумматор 5 и имеет входы 6 множимого, входы 7 множителя, выходы 8(N-2) младших разрядов произведения, выходы 9(N+2) старших разрядов произведения, а также сумматор 10 для суммирования N-3 переносов, S дополнительных элементов 11 памяти переносов, первую группу (N+2) входов 12 (N+2) - разрядного сумматора, вторую группу (N+2) входов 13 (N+2) - разрядного сумматора. 2 ил.

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1481747 А 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 431 8600/24-24 (22) 16.10.87 (46) 23.05.89. Бюл. №.19 (72) Л, Г. Акулова и В. В. Органов (53) 681.325(088.8) (56) Карцев М, А., Брик В. А. Вычислительные системы и синхронная арифметика. — М.: Радио и связь, 1981, с. 162 — 221.

Авторское свидетельство СССР № 938282, кл G 06 F 7/52, 1980. (54) УСТРОЙ СТВО ДЛЯ УМНОЖЕНИЯ

ДВОИЧНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах высокой производительности. Цель изобретения увеличение быстродействия устройства прц конвейерной обработке инфорт .„!!! (путем сокращения машинного TBK и устройства) .

Устройство содержит матрицу N> (Х-- 1)

-полных одноразрядных сумматоров, матрицу 3 М ;Хэлементов И, 2 N э,1емснтоз 4:.амяти, (N+2)-разрядный су..;:матор 5 ц имеет входы 6 множимого, входы 7 множп теля, выходы 8 (N — 21 млад пнх разрядов произведения, выходы 9 (М+2) c1ар. Iи; разрядов прои з веце п и я, а такж; с ум и втор . и для суммирования N — 3 переносов, S дополнительных элементов 11 паx:ÿòè перепо сов, первую группу (п+2) входов 12 (", +21разрядного сумматора, вторую груп.!i (и+2) входов 13 (1 +2)-разрядного ;ум.,атора.

2 ил.

1481747

Изобретение относится к области вычислительной тех(ники и может найти применение в быстродействующих вычислительных устройствах.

Цель изобретения — увеличение быстродействия устройства для умножения двоичных чисел при конвейерной обработке информации.

На фиг. 1 представлена структурная схема устройства для умножения двоичных чисел; на фиг. 2 — структурная схема матрицы полных одноразрядных сумматоров в части формирования младших разрядов произведения и переносов.

Устройство содержит матрицу 1 N )()((N — 1) пол ных одноразрядных сумматоров 2, матрицу 3 М)(N элементов И, 2N элементов 4 памяти, (N+2) -разрядный сумматор 5, входы 6 множимого, входы 7 множителя, выходы 8 (N — 2) младших разрядов произведения, выходы 9 (N+2) -х старших разрядов произведения, сумматор

10 для суммирования N — 3 переносов, S дополнительных элементов 11 памяти переносов, первую группу (п+2) -х входов

12 (N+2) — разрядного сумматора, вторую группу (и+2) -х входов 13 (N+2) -разрядного сумматора.

Устройство работает следующим образом.

На первом этапе сигналы двоичных разрядов множимого и множителя поступают по шинам 6 и 7 в матрицу 3 элементов И, на выходах которой образуются частичные произведения. Частичные произведения суммируются в матрице 1 полных одноразрядных сумматоров, причем старшие (N+2)-е двоичные разряды произведения (столбцы матрицы с — — 1 по М, 2 где M=2(N--1) образуются независимо от младших (N — 2) -х разрядов произведения (столбцы матрицы с 1 по — — 2), форми 4 руя старшие разряды предварительного значения произведения. Двоичные переносы одного веса из столбца — — 2 матрицы 1 полных м

2 одноразрядных сумматоров не поступают в столбец — — 1 матрицы 1, а суммируются

М в сумматоре 10, образуя на его выходахS-разрядное двоичное число, соответствующее количеству переносов. Это двоичное число запоминается на S элементах 11 памяти и затем на втором такте сумиируется в сумматоре 5 с (N+2)-и старшими разрядами предварительного значения произведения, полученными на первом такте.

Следовательно, на первом такте образуются отдельно младшие двоичные разряды произведения, старшие разряды предварительного значения произведения и сумма переносов в старшие разряды предварительного значения произведения, а во втором такте — старшие разряды окончательного

10

20 значения произведения. Так как получение-55 окончательного значения старших разрядов произведения на втором такте на (N+2)разрядном сумматоре 5 не связано с матрицей полных одноразрядных сумматоров 1, то на этой матрице может производиться обработка следующей пары сомножителей.

Таким образом, начиная с второго такта, на выходных шинах устройства для умножения двоичных чисел каждый такт будет появляться новое произведение.

Формула изобретения

Устройство для умножения двоичных чисел, содержащее косоугольную матрицу полных одноразрядных сумматоров, прямоугольную матрицу элементов И, 2N элементов памяти, причем выход переноса полного одноразрядного сумматора 1-го столбца матрицы соединен с входом переноса полного одноразрядного сумматора (j+1) -ro столбца матрицы (где j= l,..., М=2 N — 1, N — — разрядность операндов), выход суммы b-го полного одноразрядного сумматора а-й строки матрицы соединен с входом суммы (b — 1) -го полного одноразрядного сумматора (а+1) -й строки матрицы (где а=l,..., N — 1, b=2,...,N), выход переноса одноразрядного сумматора (N — 1) -й строки

С-го столбца матрицы соединен с входом переноса полного одноразрядного сумматора (N — 1)-й строки (с+1)-го столбца матрицы (где c=- —,...,М вЂ” 1), первые входы

И элементов И матрицы соединены соответственно с входами р-зрядов множимого устройства, вторые входы элементов И матрицы соединены соответственно с входами разрядов множителя устройства, выходы элементов И (q+1)-й диагонали матрицы (где

q= !,„,,2N — 2) соединены соответственно с входами К, полных одноразрядных сумматоров v-го столбца (где v=1,...,М), где

1 1 для и= l;

К = 1 — 2 (äëÿ п)1, ) (— ближайшее целое меньшее или равное, а п — вес разряда произведения, выход переноса полного одноразрядного сумматора (N — 2) -й строки 4-го столбца матрицы соединен с входом переноса полного одноразрядного сумматбра (N — 1)-й строки (d+1)-го столбца матрицы (где d=- — — 1, ...,М вЂ” 2) выход переноса полИ ного одйоразрядного сумматора (N — 3) -й строки 1-ro столбца матрицы соединен с входом суммы полного одноразрядного сумматора (N — 1) -й строки (1+1) -го столбца матрицы (где 1= — —,...,М вЂ” 3), выход элеменМ та И первой диагонали матрицы соединен с входом младшего элемента памяти, выходы последних полных одноразрядных сумматоров каждого столбца матрицы соединены соответственно с входами (2N — 1) -х старших элементов памяти, отличающееся тем, что, с целью увеличения быстродействия при конвейерной обработке информации, в устройство введены сумматор переносов, дополнительных элементов памяти (где

1481747. Сурка

2 слро/га

agog — -1

И M

2 2

Фиг. Д

Составитель Ю. Варакин

Редактор Л. Гратилло Техред И. Верес Корректор С. Черни

Заказ 2690/49 Тираж 669 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-издательский комбинат «Патент», г. Ужгород, ул. Гагарина. 1О!

S=) log (N — 3) (), (N+2) -разрядный сумматор, первые входы и+2-$ старших разрядов которого подключены к шине логического нуля устройства, выходы переносов полных одноразрядных сумматоров (2) го столбца матрицы подключены к входам сумматора переносов, выходы которого соединены с входами S дополнительных элементов памяти, выходы которых подключены к первым входам S младших разрядов (N+2) -разрядного сумматора; выходы элементов памяти с (N — 1) -го по 2N-й соединены с вторыми входами разрядов (N+2) -разрядного сумматора, выходы элементов памяти с первого по (Х-2) -й являются выходами N — 2 младших разрядов произведения устройства, выходы разрядов (N+2) -разрядного сумматора являются выходами Я+2, старш их разрядов произведения устройства.