Устройство для адресации памяти

Устройство для адресации памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при создании микропроцессорных систем с большим объемом памяти. Цель изобретения - расширение области применения за счет увеличения объема адресуемой памяти при ограниченном количестве адресных разрядов. Поставленная цель достигается тем, что устройство содержит первый дешифратор 1, сдвигающий регистр 2, к регистров 3, где K - число членов разложения значения N, а N - число кубов памяти, обслуживаемых устройством, второй дешифратор 4, первый 5 и второй 6 элементы И, элемент 7 задержки, триггер 8 и блок 9 коммутации. 1 з.п.ф-лы, 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

Ш 4 G 06 F 9/36, 12/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4306212/24-24 (22) 14.09.87 (46) 23.05.89. Бюл. № 19 (72) В. Г. Черняев, H. Г. Пархоменко и В. Ю. Лозбенев (53) 681.325 (088.8) (56) Григорьев В. Л. Программное обеспечение микропроцессорных систем.— М.:

Знергоатомиздат, 1983, с. 184.

Авторское свидетельство СССР № 1160409, кл. G 06 F 9/36, 1984. (54) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использо„„SU„„1481760 A 1

2 вано при создании микропроцессорных систем с большим объемом памяти. Цель изобретения — расширение области применения за счет увеличения обьема адресуемой памяти при ограниченном количестве адресных разрядов. Поставленная цель достигается тем, что устройство содержит первый дешифратор 1, сдвигающий регистр 2, к регистров 3, где к — число членов разложения значения N, а Л вЂ” число кубов памяти, обслуживаемых устройством, второй дешифратор 4, первый 5 и второй 6 элементы

И, элемент 7 задержки, триггер 8 и блок 9 коммутации. 1 з.п.ф-лы, ил.

1481760

Изобретение относится к вычислительной технике и может быть использовано при создании микропроцессорных систем с большим объемом памяти.

Цель изобретения — расширение области применения за счет увеличения объема ад5 ресуемой памяти при ограниченном количестве адресных разрядов.

На чертеже приведена схема устройства.

Устройство для адресации памяти содержит первый дешифратор 1, сдвигающий !О регистр 2, К регистров 3, второй дешифратор 4, первый и второй элементы И 5 и 6, элемент 7 задержки, триггер 8, блок 9 коммутации, элемент ИЛИ 10. Блок 9 коммутации содержит коммутатор ll и К групп 15 коммутаторов 12.

Устройство работает следующим образом.

При включении питания микро-ЭВМ (или при начальной установке в процессе работы) в задающем генераторе микро-ЭВМ вырабатывается сигнал «Сброс», устанавливающий 20 адресный вход в нулевое состояние и сбрасывающий в нулевое состояние регистр 2 и регистры 3, нулевые коды с выходов которых поступают на управляющие входы блока 9 коммутации и приводят к коммутации сигналов управления на вход нулевого куба памяти.

Переход из куба в куб может осуществляться, например, по командам: j MP

4DDR-безусловный переход на адрес ADDR, CALI ADDR. переход на подпрограмму с адреса ADDR, RET возврат из подпрограммы.

В таблице приведен фрагмент программы перехода из куба О в куб N и обратно.

Для выборки N-ro куба памяти необходимо разложить число N в конечную сумму х- ряда N=h А; 2", причем А;(2" для любого

i=-0,l...,(К вЂ” 1). Полученные коэффициенты

А„где i=0,1,...,(Ê вЂ” 1), определяют номера выбираемых выходов коммутаторов 12 на (К вЂ” i)-x уровнях коммутации. 40

В соответствии с логикой работы блока 9 коммутации для перехода из куба 0 в куб N необходимо в основной программе выполнить следующую процедуру. Записать А> в аккумулятор микропроцессора и затем по команде OVT записать содержимое аккумулятора в регистр 2 с адресом Z. Данную процедуру необходимо выполнить последовательно для оставшихся коэффицинтов А;, где i=1,2,..., (К вЂ” 1) . Таким образом, на выходе сдвигающего регистра 2 находится код куба памяти У, представленный в виде коэффициентов разложения.

В таблице приведен случай (фрагмент программы) для двухуровневой коммутации кубов памяти (К=2). По адресу программы ХХ40 командной MVI записывается в у аккумулятор код А, . По следующему адресу

ХХ42 записана команда OVTZ, при этом в первом машинном цикле микропроцессор читает команду, во втором — адрес, а в третьем выдает на адресный вход устройства адрес Z, на информационный вход код

А, а на вход задания режима работы устройства — сигнал «Запись В/В», при этом дешифратор выдает на выходе логическую

«1», подаваемую на синхровход регистра 2, который по приходу сигнала записи «Запись

В/В» записывает код Ао с информационного входа. По адресу ХХ44 командной MVI записывается в аккумулятор код А, (т. е. номер возбужденного выхода коммутатора 12 первого уровня коммутации).

По адресу ХХ46 записана команда

OVTZ, при этом в первом машинном цикле микропроцессор читает команду, во втором — адрес, а в третьем выдает на адресный вход устройства адрес Z, на информационный вход код А., а на вход задания режима работы устройства сигнал «Запись

В/В», при этом дешифратор 1 выдает на выходе логическую «1», подаваемую на управляющий вход регистра 2, который по приходу сигнала «Запись В/В» сдвигает код

Ао в регистре 2 и записывает код А с информационного входа.

При выполнении следующей команды

CALL ADDR в первом машинном цикле микропроцессор считывает с информационного входа код команды CALL, этот же код дешифрируется дешифратором 4, который выдает логическую «1». на одном из выходов, через элемент ИЛИ 10 поступающую на первый вход элемента И 6, стробируя сигнал первого цикла команды. Дешифратор 4 выдает логическую «1» на первом выходе в случае появления на его входе кодов команд перехода СЗ с ((МР), на втором — Ci (CALL), на третьем — 09ig (RET) .

Элемент И 6 необходим для того, чтобы отличить коды команд перехода от данных, которые могут иметь тот же код (команды сопровождаются сигналом М 1). Положительный импульс на выходе элемента И 6 по заднему фронту устанавливает триггер 8 в единичное состояние, положительный перепад через время, обусловленное элементом 7 задержки, появляется на первом входе элемента И 5. Время задержки элемента 7 подобрано так, что не происходит совпадения положительных уровней на выходе элемента 7 задержки и сигнала М1 команды, во время которой произошло переключение (в нашем случае команды CALL).

Далее микропроцессор выполняет действия, п редп и с а н н ые ком а нд ой CA Ы..

При приходе любой следующей команды сигнал первого машинного цикла Мl проходит через элемент И 5 и по переднему фронту импульса на выходе элемента И 5 происходит запись адресов Ао и А куба памяти N с выхода регистра 2 в регистры 3, а также сброс триггера 8. В это же время коэффициент А поступает на вход коммутатора 11, а также коэффициент Ао

1481760

5 поступает на вход коммутаторов 12 первого уровня и, следовательно, сигналы управления памятью подключаются к кубу памяти N.

Процесс возврата в исходный куб памяти происходит аналогично. По адресу YY 40 (условно) записывается код первоначального куба памяти О в аккумулятор, по адресу YY 42 это значение записывается в регистр 2, по адресу YY 44 записанное значение сдвигается в регистре 2 и повторно записывается ноль в регистр 2. После коман- !О ды RET происходит возврат в куб 0 памяти по команде, записанной по адресу ХХ 53, после чего микропроцессор выполняет основную исходную программу.

Формула изобретения

1. Устройство для адресации памяти, содержащее первый и второй дешифраторы, первый и второй элементы И, триггер, элемент задержки, элемент И,)!И, первый ре- 20 гистр и блок коммутации, причем адресный вход и вход кода операции устройства подключены соответственно к входам первого и второго дешифраторов, вход задания режима работы и вход установки в начальное состояние устройства подключены соответственно к информационному входу блока коммутации и к входу установки в «0» пер. вого регистра, вход признака начала цикла устройства подключен к первым входам первого и второго элементов И, выходы второго дешифратора подключены к входам элемента ИЛИ, выход которого подключен к второму входу первого элемента И, выход которого подключен к входу установки в

«!» триггера, выход которого подключен к входу элемента задержки, выход которого подключен к второму входу второго элемента И, выход которого подключен к входу установки в «О» триггера и к входу записи первого регистра, выход которого подключен к первому управляющему входу блока коммутации, отличающееся тем, что, с 40 целью расширения области применения устройства за счет увеличения объема адресуемой памяти при ограниченном числе адресных разрядов, в него введены сдвигающий регистр и с второго по Й-й регистры, где к — число членов разложения значения N, а Л вЂ” число кубов памяти, обслуживаемых устройством, причем вход признака записи членов разложения значения N устройства подключен к входу записи сдвигающего регистра, вход установки в начальное состояние устройства подключен к входам установки в «О» сдвигающего регистра и регистров с второго по к-й, информационный вход устройства подключен к информационному входу сдвигающего регистра, синхровход которого подключен к выходу первого дешифратора, выход второго элемента И подключен к входам записи регистров с второго по к-й, выходы с первого по к-й сдвигающего регистра подключены соответственно к информационным входам регистров с первого по к-й, выходы регистров с второго по к-й подключены соответственно к направляющим входам с второго по к-й блока коммутации, выходы которого подключены к выходам признаков выбора кубов памяти устройства.

2. Устройство по п. 1, отличающееся тем, что блок коммутации содержит коммутатор и к — 1 группу коммутаторов, причем i-я группа, где i=!,....,ê — 1, содержит N 2"" коммутаторов, где т — количество адресных разрядов, первый управляющий вход блока подключен к управляющему входу коммутатора, выходы с первого по

Л .2"- " -H которого подключены соответственно к информационным входам коммутаторов с первого по N 2" -и первой группы, р-й управляющий вход блока, где р=2,...,к, подключен к управляющему входу всех коммутаторов (— 1)-й группы, выходы коммутаторов (К вЂ” 1)-й группы подключены соответственно к выходам блока, j-й выход

l-го коммутатора i-й группы, где j=1,...,2", l=1,...,N ° 2 +О подключен к информационному входу ((l — 1)2 +jJ -го коммутатора (i+! )-й группы.

1481760

Операнд

Примечание

МнемоКуб

Адрес код

ХХХХ

Основная программа

2%1 А,А

ХХ40

Код выхода коммутатора 11 заносится в аккумулятор

Содержимое аккумулятора записывается в регистр 2 . с адресом z

Код выхода коммутаторов 12 заносится в аккумулятор

Содержимое аккумулятора записывается в регистр 2 с адресом z, сдвигая ранее записанную в регистр 2 информацию

Переход в куб ГГ с адресом

АИЖ

0VT

ХХ42

:IV1A, А

ХХ44

ХХ46

0VT

ХХ50

ADDR

CALI.

АИЖ

Код исходного куба 0 заносится в аккумулятор

Обнуление регистра 2 с адресом z (К = 2)

Возврат в нулевой куб

Основная программа

Мт А,0

УУ40

УУ42

УУ44

УУ46

ХХ53

0VT

0VT

RET

N

О

"Адреса условные.

Состави1гс.ть В. Смирнов

Рс виктор С. 11атруьисва 1 екрсд И. Версс Корректор М. Васильева

Заказ 9691150 Тираж 669 Г!одписнос

ВНИИПГ1 Государственного комитета по изобретениям и открытиям при ГКНТ СССР ! 13035. Москва, Ж- — 35, Раугнская наб., д. 4!5

Производственно-издатсдьский комбинат «Патент», г. Ужгород, угь Га арина, 101