Устройство для связи процессоров

Устройство для связи процессоров

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при организации вычислительных процессов в многопроцессорных системах. Целью изобретения является повышение производительности многопроцессорной системы за счет организации в ней обмена через заранее заданные ячейки общего поля памяти. Устройство содержит M блоков 1 памяти, коммутатор 2, N блоков 3 управления интерфейсными каналами, N блоков 4 межпроцессорного обмена и N каналов 5 ввода-вывода процессоров. Блок 4 межпроцессорного обмена содержит дешифратор 6 управляющих признаков, дешифратор 7 номера управляющего процессора, регистр 8 номера процессора, регистр 9 номера управляющего процессора, триггер 10 "Пуск", схему 11 сравнения. Все основные блоки устройства для связи процессоров соединены соответствующими шинами. 1 ил.

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1481 5 А 1 дц 4 С 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ -<-й- eq

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4146415/24-24 (22) 14. 11. 86 (46) 23.05.89. Бюл. Ф 19 (72) Я.А. Хетагуров, Г.И. Кузнецов, Г.Н. Полтавец, З.Д, Алексеева, В.M. Яковлев и Т.С. Иалачевская (53) 681.325 (088.8) (56) Авторское свидетельство СССР

В 840867, кл. G 06 F 3/04, 1981.

Авторское свидетельство СССР

У 1213474, кл. G 06 F 15/16, 1985. (54) УСТРОЙСТВО ДЛЯ СВЯЗИ ПРОЦЕССОРОР (57) Изобретение относится к вычислительной технике и может быть использовано при организации вычислительных процессов в многопроцессорных системах. Целью изобретения являет2 ся повышение производительности многопроцессорной системы за счет организации в ней обмена через заранее заданные ячейки общего поля памяти, Устройство содержит m блоков 1 памяти, коммутатор 2, и блоков 3 управления интерфейсными каналами, и блоков

4 межпроцессорного обмена и п каналов 5 ввода-вывода процессоров. Блок

4 межпроцессорного обмена содержит дешифратор 6 управляющих признаков, дешифратор 7 номера управляющего процессора, регистр 8 номера процессора, регистр 9 номера управляющего процессора, триггер 10 "Пуск", схему 11 сравнения. Все основные блоки устройства для связи процессоров соединены соответствующими шинами.1 ил. з

14

Изобретение относится к вычислительной технике и может быть использовано при организации вычислительных процессов в многопроцессорных системах.

Цель изобретения — повышение производительности многопроцессорной системы эа счет организации обмена между процессорами через заранее определенные ячейки. общего поля памяти.

На чертеже приведена структурная схема устройства.

Устройство для связи процессоров содержит m блоков 1 памяти, коммутатор 2, п блоков 3 управления интерфейсными каналами, и блоков 4 межпроцессорного обмена с и каналами

5 ввода-вывода процессоров. Блок 4 межпроцессорного обмена содержит дешифратор 6 управляющих признаков, дешифратор 7 номера управляющего процессора, регистр 8 номера процессора, регистр 9 номера управляющего процессора, триггер 10 "Пуск", схему 11 сравнения.

Устройство для связи процессоров включает следующие шины для подачи сигналов, шины 12 и 13 — набора информационных и управляющих сигналов межмодульных сообщений; шику 14 набора информационных и управляющих сигналов обмена канала 5 ввода-вывода процессора; шину 15 сигнала сравнения, шину 16 сигнала разрешения дешифрации межпроцессорного обраще- . ния, шину 17 сигналов запросов на прерывание по вызову на связь иэ других процессоров, шину 18 сигнала пуска процессора в работу, шину 19 сигнала сброса триггера "Пуск", ши ну 20 набора управляющих сигналов, передаваемых в процессор, установки прбцессора в исходное состояние и сигналов останова и пуска рабочих частот процессора, шину 21 сигналов запросов на прерывание при выполнении заказанных данным процессором срочных и несрочных обменов, шину

22 — передачи информации о номере,. который присвоен данному процессору, и номере ведущего процессора, из которого поступила команда "Пуск".

Устройство работает следующим образом.

В многопроцессорной вычислительной системе одновременно может быть реализовано несколько (по числу про81785 цессоров) вычислительных процессов, связанных с решением задач в виде последовательно-параллельного алгоритма. Процессор, организующий параллельный вычислительный процесс, или тот процессор, которому необходимо передать данные, обработанные им для дальнейших вычислений в другой про10

55 цессор, готовит в специально отведенной для этой цели зоне общего поля памяти справочную информацию. Затем в этот процессор передается информационное слово, содержащее управляющие признаки, Справочная информация определяет местоположение в общем поле памяти программы, которую необходимо выполнить, или данных, которые необходимо обработать в другом процессоре. Управляющие признаки, передаваемые в составе информационного слова в другой процессор, предназначены для инициации в нем вычислительного процессора.

Передача справочной информации и информации, содержащей управляющие признаки, осуществляется по шинам.

12-14 связи процессоров с блоками памяти. В составе передаваемой по ши-. нам информации выделяются адресные

И информационные слова.

Адресное слово содержит: и разрядов собственно адресной информации, определяемых объемом общего поля памяти, из которых i старших разрядов обозначают программный номер ЗУ; ш разрядов — служебные признаки, в которых определяется тип обращения к памяти (запись, считывание и т.д.);

k разрядов — код номера абонента (обратный адрес абонента); обратившегося в ЗУ, из которого P разрядов содержит номер обратившегося процес сора, а Q разрядов — номер его блока межпроцессорного обмена.

Обратный адрес абонента используется в операциях типа "Считывание" для передачи считанной из ЗУ информации соответствующему абоненту. Разрядность информационного слова, передаваемого по интерфейсу, определяется принятым форматом информации процессора и разрядностью кода номера абонента, Управляющие признаки содержат.

i.ðàçðÿäîâ — код номера абонента приемника (процессора), в который ° передается информация межпроцессорного обмена, j разрядов — код передаваемого сигнала-, 1 разрядов — код номера абонента передатчика, из которого передается информация межпроцессорного обмена.

Процесс передачи информации между процессором и блоками памяти осуществляется через коммутатор 2. Техническая реализация коммутатора осуществляется в зависимости от требований к быстродействию многопроцессорной системы и может быть магистрального, матричного или магистрально-матричного типа. В данном случае используется коммутатор матричного типа, обеспечивающий связь всех несовпадающих между собой обращений абонентов и обслуживающий совпадающие запросы по принципу приоритета.

Для реализации межпроцессорного обмена необходимы следующие режимы работы: режим записи информации в запоминающее устройство Запись в ЗУ, режим считывания информации Считывание ЗУ ; режим передачи (записичтения).

Блок 3 технически реализуется как широко известная в вычислительной технике схема цифрового логического автомата, микропрограмма которого строится в соответствии с требуемой временной диаграммой взаимодействия, обеспечивая передачу адресного и информационного слова в соответствии с заданным режимом.

Для выполнения режима "Запись в

ЗУ" процессор по шине 14 выдает код операции (в данном случае код режима работы на запись), .адресное слово и информационное слово. После дешифрации в блоке 3 принятого кода операции блок управления интерфейсными каналами формирует сигнал "Запрос", по которому коммутатор 2 осуществляет, в соответствии с заданным кодом запроса, соединение соответствующих шин 13 и 12 и обеспечивает их связь до момента окончания обращения и записи в соответствующий блок 1 памяти информационного слова.

Выполнение режима "Считывание ЗУ осуществляется в той же последовательности, что и в режиме "Запись в

ЗУ", с той лишь разницей, что процессор по шине 14 выдает код режима работы на считывание, причем при поступлении по шине 13 информационного слова блок 3 осуществляет дешифрацию кода номером блока межпроцессор1481 785 6 ного обмена данного процессора, содержащегося в 0 разрядах обратного адреса передаваемого сообщения, формируя сигнал разрешения записи. Кро5 ме того, по результату сравнения кода, передаваемого в р разрядах обратного адреса информационного слова, с кодом номера процессора, хранящимся в блоке межпроцессорного обмена, блок управления интерфейсными каналами (БУИН) осуществляет контроль на пренадлежность поступившей информации данному процессору, формируя в случае несовпадения кодов сигнал ошибки.

Для выполнения режима Передача" процессор формирует адресное и информационное слова и вырабатывает сигнал "Обращение в БУИН". Адресное слово в служебных признаках содержит признак "Запись †чтен", а в разрядах k (обратный адрес) указан номер процессора и его устройства (блока межпроцессорного обмена), в который требуется передать информацию.

Информационное слово, передаваемое в режиме передачи, содержит управляющие, признаки и служебную информацию, которая для каждой конкретной системы кодируется соответствующим образом с учетом особенностей системы.

Блок 3 обеспечивает передачу адресного и информационного слова через интерфейс аналогично режиму записи.

В режиме "Передача" информационное слово, поступившее в ЗУ, записывается по указанному в адресном слове адресу (как в режиме "Запись" ), после чего оно передается абоненту, номер которого указан в адресном слове (как в режиме "Считывание" ), Справочная информация и информа-, 45 ция с управляющими признаками, передаваемыми в другой процессор, размещается в специально отведенной для этой цели зоне межпроцессорного обмена.

Работа блока межпроцессорного обмена 4 по дешифрации информационного сообщения, поступающего в процессор по интерфейсу, "Процессор-па мять", разрешается при поступлении сигнала "Межпроцессорное сообщение" (МО) по шине 16, вырабатываемого в блоке 3 в случае, если в разрядах обратного адреса передаваемого ин1481785

55 формационного слова указан код устройства межпроцессорного обмена.

Информация межпроцессорного обмена, поступающего по интерфейсу,распределяется по блоку 4 межпроцессорного обмена следующим образом: j разрядов„ содержащих код сигнала, поступают на дешифратор 6 управляющих признаков; i разрядов, содержащих код абонента приемника, поступают

»а информационные входы регистра 8 номера процессора и схему 11 сравнения, 1 разрядов, содержащих код абонента передатчика, поступают на информационные входы регистра 9 номера управляющего процессора и дешифратора 7 номера управляющего процессора.

Дешифратор 6 формирует следующие группы сигналов: группу 1 сигналов, выдаваемых по шине 20 в схему управления процессором, группу 2 сигналов, выдаваемых по шине 21 в устройство прерывания программ процессора, группу 3 управляющих сигналов, определяющих характер распараллеливаемого вычислительного процесса к этой группе относятся сигналы "Пуск", Выход на связь", "Принять информацию".

Сигнал нПуск, поступающий, с второго выхода дешифратора 6 управляющих признаков, устанавливает в единичное состояние соответствующий триггер 10 "Пуск", сигнал с которого по шине 18 поступает в устройство управления процессора в цепь запуска программы.

Начало и конец выполняемой программы задается в зоне межпроцессорного обмена. Кроме того, сигнал

"Пуск" поступает на управляющий вход регистра 9 номера управляющего процессора из которого пришло межпроцессорное сообщение.

Выход регистра 9 подключен к каналу ввода-вывода процессора. Содержимое регистра 9 используется для формирования ответа процессора передатчику после выполнения заданной программы. Триггер 10 "Пуск" устанавливается в исходное состояние но сигналу из устройства управления процессора в конце выполнения заданной программы.

Сигнал "Выход на связь" поступает на управляющий вход дешифратора 7 номера управляющего процессора, осущестнляющего расшифровку кода номера процессора пер едатчика, из которого пришло межпроцессорное сообщение.

Сигналы с дешифратора 7 поступают по шине 17 в устройство прерывания программ, имеющее для прйема этих сигналов соответствующее число входов.При прерывании работы процессора по этим сигналам включается программа, обеспечивающая считывание справочной информации о размещении в общем поле памяти данных, подлежащих обработке, из соответствующей данному прерыванию зоны межпроцессорного обмена.

Сигнал нПринять информацию" поступает на управляющий вход регистра

8 номера процессора и предназначен для записи в него кода номера процессора. Присваивание номеров осуществляется при наборе конфигурации системы. Кроме того, сигнал "Принять информацию" поступает в схему 11 сравнения, и если он поступает низким уровнем, то вне зависимости от результата сравнения на .выходе схемы сравнения формируется сигнал, соответствующий положительному результату сравнения обратного адреса.

Формула и з о б р е т е н и я

Устройство для связи процессоров, содержащее m блоков памяти, коммутатор, i-и (i = 1, m) информационный вход-выход. которого подключен к входу-выходу i-ro (i=1,m) блока памяти, отличающее с я тем, что, с целью повышения производительности многопроцессорной системы за счет организации в ней обмена через заранее заданные ячейки общего поля памяти, в него введены и блоков управления интерфейсными каналами, и блоков межпроцессорного обмена, который содержит дешифратор управляющих признаков, дешифратор номера управляющего процессора, регистр номера процессора, регистр номера управляющего процессора, триггер "Пуск", схему сравнения, первый вход-выход j -ro блока управления интерфейсными каналами (j = 1,n) подключен к j ìó информационному входу-выходу коммутатора и к входу j-ro блока межпроцессорного обмена, второй вход-выход j-го блока управления интерфейсными каналами подключен к j ìó каналу ввода-вывода процессора, вход и выход j-ro блока управления интерфейсными каналами !

1481 785

Составитель А. Иванов

Техред M.Ходанич Корректор В. Гирняк

Редактор В. Данко

Заказ 2692/51 Тираж 669 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР . 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина,101 соединены соответственно с первым входом н первым выходом j-Fo блока межпроцессорного обмена, которые соответственно являются входом дешифратора управляющих признаков и выходом схемы сравнения блока межпроцессорного обмена, причем входы дешифратора управляющих признаков соединены соответственно с входом регистра номера управляющего процессора, входом дешифратора номера управляющего процессора, входом регистра номера процессора, первым входом схемы сравнения и соединены с входом

)-ro блока межпроцессорного обмена, выход регистра номера процессора соединен с вторым входом схемы сравнения, выход регистра номера управляющего процессора является четвер- тым выходом j-ro блока межпроцессорного обмена и соединен с j-и каналом ввод-вывода процессора, первый выход дешифратора управляющих признаков

1 соединен с первым входом регистра номера процессора и первым входом схемы сравнения, второй выход дешиф5 ратора управляющих признаков соединен соответственно с первым входом регистра номера управляющего процессора и с входом установки в "1" триг гера "Пуск", вход сброса которого является вторым входом j-ro блока межпроцессорного обмена, выход триггера "Пуск" является вторым выходом блока межпроцессорного обмена, четвертый и пятый выходы дешифратора уп15 равляющих признаков является первым и вторым выходами j-го блока межпроцессорного обмена, третий выход дешифратора управпякицих признаков соединен с первым входом дешифратора но

20 мера управляющего процессора, выход которого является третьим выходом

j-го блока межпроцессорного обмена и соединен с j-м каналом ввода-вывода процессора.