Преобразователь последовательного кода в параллельный

Преобразователь последовательного кода в параллельный

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике. Его использование в системах передачи данных по цифровым каналам связи позволяет расширить область применения за счет преобразования двоичного кода, повысить быстродействие и упростить преобразователь, содержащий генератор синхроимпульсов, блок управления блок контроля нечетности, мультиплексор, выходной регистр и каналы преобразования. Благодаря введению блока оперативной памяти, шифратора, дешифратора, регистра адреса, элемента ИЛИ и переключателя, а также соответствующему выполнению каналов преобразования в преобразователе обеспечивается процесс непрерывного преобразования как биполярных, так и двоичных кодов. 1 з.п. ф-лы, 5 ил.

СО!03 СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (б!) 4 Н 03 М 9/00, 5/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4299450/24-24 (22) 27.08,87. (46) 23.05.89. Бюл. М 19 (72) С.С.Левичен и А.A.Áoëáåðàí (53) 681.325(088.8) (56) Авторское снидетельство СССР

В 783789, кл. H 03 М 9/00, 1979.

Авторское свидетельство СССР

Ó 1231613, кл. Н 03 М 9/00, 5/18, 1984. (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ (57) Изобретение относится к антоматике и вычислительной технике. его использование в системах передачи данных по цифровым каналам связи поИзобретение относится к автоматике и вычислительной технике и может быть использовано в системах передачи данных по цифровым каналам связи.

Цель изобретения — расширение области применения за счет преобразования двоичного кода, повышение быстродействия и упрощение преобразователя.

На фиг.1 изображена функциональная схема преобразователя; на фиг.2— блок управления; на фиг.3 — схема алгоритма работы преобразователя; на фиг.4 — временные диаграммы, иллюстрирующие работу преобразователя; на фиг.5 — временные диаграммы, поясняющие работу преобразователя.

Преобразователь последовательного кода в параллельный содержит генератор 1 импульсон, блок 2 управления, блок 3 контроля нечетности, мульти„„SU„„1481901 А 1

2 зволяет расширить область применения за счет преобразования двоичного кода, повысить быстродействие и упростить преобразователь, содержащий генератор синхроимпульсов, блок управления, блок контроля нечетности,мультиплексор, выходной регистр и каналы преобразования ° Благодаря введению блока оперативной памяти, шифратора, дешифратора, регистра адреса, элемента ИЛИ и переключателя, а также соответствующему выполнению каналов преобразонания в преобразователе обеспечивается процесс непрерывного преобразования как биполярных, так и двоичных кодов. 1 з.п. ф-лы, 5 ил. плексор 4, выходной регистр 5, шифратор 6, блок 7 оперативной памяти,. дешифратор 8, регистр 9 адреса, эле- 0

- мент ИЛИ 10, коммутатор 11 и каналы фДь !

2 преобразования, каждый из которых Я) содержит инвертор 13, первый-четвер- ьа тый элементы НЕ 14-17, первый-пятый ц триггеры 18 — 22, первый — .пятый элементы ИЛИ 23-27, первый-пятый элементы И 28-32. Первый канал 12.1 содержит, кроме того, источник 33 логической "1". На фиг.! обозначены первая 34 и вторая 35 группы информационных входов, первая 36 и вторая

37 группы управляющих входов, вход

38 запуска, адресные выходы 39, информационные выходы 40, управляющий выход 41 и контрольный выход 42.

Блок 2 управления содержит (фиг.2) первый-пятый триггеры 43-47, счетчик

)48190) 45

55 8, 3 P f f ый - l!3(llrfjl»B гл)и ffPMPOTf) 11-!П; 3» )и), »3 р)331» — год»мой )ле мен ты ИЛИ

61-6/, »vp«f,fif- ) I>Pтий эл ffeffты И 6870, иг рвый — шестой .)лемеиты Н)1 7 1 — 76, fr< Ill3f>f11 неT!3 f!pTfiff) ВхОды 7 7-80 > IIP p

131 гй- )ет«ертыи, пятые и шестой-десятыи Выходы 8 I - 90..

1)реобразователь иоследовательноI О кода в парлллельнь)й работает следующим образом.

Входной информацией для преобразования может быть как последовательный биполярный код, так и последова Р.)1ЬИЫИ ДI)ОИЧИЫИ КОД °

l3 первом случае последовательный биполярный код поступает на вход 34 канала 12 (фиг.4а), при этом на вход 36 канала 12 подается логический "0"

/ разрешающий работу Второго 24 и третьего 25 элементов ИЛИ, а его ин1 ерсное значение (логическая "1") на

Выходе третьего элемента 16 НЕ проходит через четвертый 26 и пятый 27 элементы ИЛИ, разрешая работу первого 28 и второго 29 элементов И. Перf3ffff элемент НЕ 14 выделяет единичную

1)иформацию из биполярного сигнала (фиг.4б). Входной сигнал, проинвертированный в иннерторе 13, поступает

«а второй элемент !5 НЕ, который выделяет пулевую информацию иэ биполярного сигнала (фиг.4в). Выделенная единичная и нулевая информации поступают на S- u R-входы первого триггера 18 и параллельно — на входы перного элемента ИЛИ 23. На выходе перного триггера 18 формируется последовательный двоичный код (фиг ° 4г), несущий ту же информацию, что и биполярный код,. Полученный последовательнь)й двоич)гый код поступает через открытые второй элемент ИЛИ 24 и первый элемент И 28 íà D-вход второго триггера 19, а первый элемент ИЛИ 23

Выделяет сиихротакты (фиг.4д), поступающие через открытые третий элемент

ИЛИ 25 и второй элемент И 29 на DВход третьего триггера 20.

ВО втором случае последовательньп) двоичный код поступает на вход 35 канала 12 (фиг 4r), а синхротакты, соировождак)щие информационные разряды, поступают иа вход 37 канала 12 (фиг.4д). При этом на вход 36 канала

)2 подается логическая "1", проходящая через второй 24 и третий 25 элементы И)1И, а еp инверсное значение

10 !

rf 11 (ло l )f )ес к и)3 0 ) иа Выходе трс тf,ef О

ff1effeff TB и! . 16 Обесг)ечивает»рохожден и r . и О с- лед о B а г р л ь н О Г О д ВО ) ) ч Ho 1 О к c) jf;f с Входа . 35 ff;f П-Вход вто рого триггера 19 и сиихротактов с Входа 37 иа

D-вход третьего триггера 20 канала

)2.

Таким Образом, перед началом работы каждый из К каналов ) 2 настраивается на преобразование последовательного бииоля рного кода или последовательного двоичного кода.

Далее на С-входы третьего 20, четвертого 21 и пятого 22 триггеров канала 12 с второго выхода блока 2 управления поступают синхроимпульсы (фиг„4е), по которым синхротакты, поступающие на D-вход третьего тригГера 2 О, записывают инфс,:.1;ацию в третий триггер 20, а с его выхода переписыва)от ее в четвертый триггер 21.

При этом на его выходе формируются сигналы, задержанные относительно .игналов на выходе третье-а триггера

20 на величину периода следования

3 синхроимпульсов. Сигналы с прямого выхода третьего триггера 20 и инверсного выхода =етвертого три-r:-pa 21 поступают на третий элемент И 30, на выходе которо го формируются короткие импульсы, фиксирующие моменты изменения состояния синхротактов, сопровождающих принимаемые разряды информации, из состояния 0" в состояние "1" (фиг.4ж) . При этом момент перехода совпадает с серединой длительности передачи каждого информационного разряда, поступающего на вход второ ro триггера 19.

Таким образом, с приходом на Свход второго триггера 19 моментов изменения состояния синхротактов второй триггер 19 фиксирует каждый очередной разряд информации.

Моменты изменения синхротактов с выхода третьего элемента И 30 постулают также на 3-вход пятого триггера

22, на прямом выходе которого формируются э апросы об служив ания принимаемой информации. Логическая "1" с источника 33 в первом канале 12 разрешает прохождение запросов обслуживания принимаемой информации через четвертый элемент И 31, При этом логический 0 с инверсного выхода пятого триггера 22 поступает на первый вход пятого элемента И 32 и з апреща 8!9О! ет прохождение черн:I Itt га лог ической

lt 1!1

Сигнал с выхаца пятога элемента И

32 первого канапа 1? з апрещает работу второго канала 12.2, сигнал с выхода пятага элемента И 32 второго канапа 12.2 запрещает работу третьего канала 12.3 и т.д.

При отсутствии входной информации на входах 34 и,35 первого канала 12.1 пятый триггер 22 находится н исходном состоянии, удерживая выход элемента И 31 н нулевом состоянии, а единичное состояние инверсного выхода триггера 22 разрешает прохождение логической "l" с источника 33 первого канала 12,1 на выход пятого элемента

И 32, на входы элементов И 31 и 32 второго канала 12.2. Эта логическая

I I t1

1 является н данном случае сигналом переноса для включения второго канала 12. 2. Аналогична происходит включение остальных каналов 12.Так организуется параллельно-последоватсльная схема приоритета, обеспечивающая формирование сигналов запроса обслуживания каналов 12 и сигналов переноса для включения следующих каналов !2 на выходах элементов

И 31 и 32, причем одновременно сигнал запроса обслуживания может присутствовать на выходе элемента И 31 только одного какого-либо канала 12.

При преобразовании происходит поочередная запись па всем каналам !2 в блок 7 оперативной памяти очередных информационных разрядов с одновременным преобразованием их по мере накопления каждого слова в параллельный код по управляющим сигналам ат блока 2 управления и выдача каждого принятого слона па окончании преобразования ва внешнее устройство.

Перед началом работы преобразователь настраивается на число и разрядов принимаемого слова по каждому каналу 12. Каждому каналу 12 в блоке

7 оперативной памяти отведена п-разрядная ячейка памяти со своим адресом. До начала работы блок 2 управления и пятые триггеры 22 каналов 12 преобразования удерживаются в исходном состоянии низким уровнем сигнала (блок Al фиг.3), поступающего на вход 38 преобразователя. При этом сигналом с девятого выхода 89 блока

2 управления регистр 5 устанавлинаeòcÿ Б сходное са(таяние (блан 1! фиг. 3) .

11ри поступлении на вход 38 преобразователя сигнала Пуск (логическаяя "1") блок 2 управления ныраба— тынает на четвертом выходе 84 сигнал, па которому коммутатор 11 подключает адресному входу блока 7 оперативной памяти пятые выходы 85 блока 2 управления,. С восьмого выхода 88 блока 2 управления через элемент ИЛИ 10 на первый информационный вход блока

7 оперативной памяти подается логи— ческая "1", а с восьмого выхода 88 на второй управляющий вход блока 7 поступает сигнал разрешения записи.

На пятых выходах 85 алака 2 упраигения по очереди вырабатываются нсе

20 адреса и-разрядных ячеек памяти блока 7, а по сигналам с седьмого выхода 87 блока 2 управления, поступающим на первый управляющий нход блока

7, происходит запись в первые разря25 ды и-разрядных ячеек логической "1", а в остальные разряды — логического

"О" (так как остальные информационные входы соединены с одноименными выходами регистра 5, который перед

3р этим установлен н исходное состояние).

Таким образом, перед началам работы в первый разряд п-разрядной ячейки памяти, отведенной для каждо35 ro H 12, записан маркер приема (блок Г1, фиг.3).

При поступлении хотя бы одного из сигналов запроса обслуживания канала на соответствующий вход шифра4р тора 6, на его первом выходе вырабатывается сигнал включения, поступающий на первый вход 77 блока 2 управления (блак Д1, фиг.3). На вторых выходах шифратора 6 при этом форми45 руется в двоичном коде адрес того канала 12, от которого поступает сигнал запроса. Полученный адрес обслуживаемого канала 12 записывается в регистр 9 адреса с приходом на его

5О вход разрешения записи управляющего сигнала с первого выхода 81 блока 2 управления, выработанного им в ответ на сигнал включения, поступивший от шифратора 6 (блок Е1, фиг.3).

С выхода регистра 9 адрес обслуживаемого канала поступает на дешифратор 8, через коммутатор !! на адресные входы блока 7 оперативной памяти и непосредственно на адресные

1481901 пх< ды мультиплгкгора 4, который подклю чает ч< .ре л один из своих входов информационный первый выход обслуживаемого канала 12 к первому информа5 ционному входу регистра 5. Далее устапалливается режим чтения из блока

7 оперативной памяти сигналом, поступающим на его Второй управляющий вход с седьмого выхода 88 блока 2 управ- lp ления, а сигналом с седьмого выхода

87 блока 2 управления, поступающим на первый управляющий вход блока 7, производится считывание содержимого г-разрядной ячейки памяти блока 7, адрес которой соответствует двоичному коду номера обслуживаемого канала

12, и одновременная запись в регистр

5 по сигналу, поступающему на его второй управляющий вход с десятого выхода 90 блока 2 управления (блок (1,. фиг.3). Причем информационные ,-азряды из блока 7 записываются в регистр 5 со сдвигом, т.е. первый разряд записывается во второй разряд ре- 25 гистра 5, второй разряд — в третий разряд регистра 5 и так далее, п-й разряд записывается в (и+1)-й разряд регистра 5, а в первый разряд регистра " при этом записывается первый 3р информационный разряд, принятый обслуживаемым канал<м 1?.

За счет такой переписи из -й иразрядной ячейки блока 7 оперативной памяти в регистр 5 и последующей прямой записи из регистра 5 в ту же i-ю ячейку блока 7 достигается сдвиг на

0 один разряд информации, хранившейся в i-й ячейке блока 7. Это обеспечива. ет при приеме очередных информацион- 40 ных разрядов поразрядное накопление информации из канала 12 преобразования.

Таким образом, на данном этапе преобразования в первом разряде ре- 45 гистра 5 записан первый информационный разряд, во втором разряде — маркер приема (ранее он был записан в первый разряд блока 7), а в остальнь1х разрядах — нули. 50

Следующий шаг преобразования— прямая запиг.ь содержимого регистра

5 ту же ячейку памяти блока 7, из которой перед этим производилось счи55 тывание (блок 32, фиг.3). При этом управляющие гигналы для записи на первом и втором управляющих входах блока 7 формируются так же, как при записи маркера. Одновременно с переписью из регистра 5 в блок 7 оперативной памяти с третьего выхода 83 блока 2 управления на первый К-вход пятого триггера 22 обслуживаемого канала 12 поступает сигнал сброса обслуживания канала, а с соответствующего выхода дешифратора 8 через второй К-вход пятого триггера 22 обслуживаемого канала 12 приходит дешифрованный сигнал, соответствующий адресу обслуживаемого какала. При этом триггер 22 с приходом на его С-вход синхроимпульса с второго выхода 82 блока 2 управления устанавливается в исходное состояние. На этом заканчивается обслуживание канала 12 преобразования, которым принят первый разряд информации.

На выходе элемента И 32 обсп, жепного канала 12 появляется сигнал пе-. реноса для включения следующего за ним канала 12. Если в следующем kaнале еще не принят очередной бит ин,формации, т.е. канал не требует обслуживания> та осуществляется поиск канала 12, требующего обслуживания, Когда такой к нал 12 найден.. а выходе его пятого элемента И 32 появляется сигнал запроса обслуживания и весь цикл обработки принятого бита информации повторяется. Аналогично обслуживаются остальные каналы 12 °

Время обслуживания всех К каналов

12 преобразования выбрано меньше времени периода следования информационных разрядов из каналов 12. Это дает возможность производить преобразование последовательного кода в параллельный в каждом из каналов 12 со скоростью поступления информации на входы 34 или 35, При поступлении очередного информационного разряда в обслуженный ранее канал 12 процесс обработки повторяется, пр чем очередной поступивший информационный разряд информировывается к части слова, накопленного ранее ь соответствующей и-разрядной ячейке блока 7 оперативной памяти.

Таким образом, блок 7 оперативной памяти вместе с регистром 5 выполняет роль регистров сдвига, причем для каждого канала 12 преобразования образуется свой регистр сдвига — ре!

48190!

10!

О!

5 гисTp 5 од»11» 1 о t we, а 11 «.Йк» блока 7 оп е рати11ной1 памяти раз цые .

Окончание преобразования последовательного кода в и-разрядный параллельный код в каком-либо канале

12 (блок 31, фиг, 3) обнаруживается появлением в (n+l )-м разряде регист— ра 5 (на выходе 41) логической "1", т.е. маркера, который является сиг— налом готовности для приема внешним устройством, например ЭВИ, преобразованного п-разрядного слова с выходов регистра 5 через выходы 40 преобразователя и сопровождающего это слово адреса через выходы 39 преобразователя. Информационные разряды преобразованного слова поступают также на блок 3 контроля нечетности, анализирующий правильность принятого кода. Подключение блока 3 контроля нечеткости осуществляется поступлением на его управляющий вход логической "1" с (n+1)-го разряда регистра 5, т.е. по окончании преобразования. Сигнал контроля с выхода блока 3 через выход 42 преобразователя также передается во внешнее устройство. По окончании преобразования по какому-либо из каналов !2 маркер приема, появившийся в (n+1) — м разряде регистра 5, поступает также на четвертый вход 80 блока 2 управления, который под воздействием этого сигнала сбрасывает регистр 5 и пятый триггер 22 обслуженного канала 12 в исходное состояние (блоки И1, фиг.3), при этом адрес обслуженного канала

12 сохраняется на регистре 9 адреса до появления на его входах сигнала разрешения записи и другого адреса.

3а это время блок 2 управления производит запись маркета в первый разряд i-й и-разрядной ячейки из блока

7, соответствующей Oбслуженному каналу 12, подготавливая тем самым эту ячейку к преобразованию следующего слова (блок К1, фиг.3).

Блок 2 управления работает следующим образом.

До начала работы все триггеры 4347 находятся в нулевом состоянии. На третий вход 79 блока 2 управления подаются синхроимпульсы от генератора 1 (фиг.5a) ° При поступлении от внешнего устройства через вход 38 . преобразователя на второй вход 78 блока 2 управления сигнала "Пуск" (фиг.5б) на прямом и инверсном выхо20

55 цах пито гс три гер» 47 формируются импульсы (фиг,591 J) поступающие на входы десятого 58 и одиннадцатого

59 элементов И-НЕ, на выходах которых формирук1тся импульсы, сдвинутые относительно друг друга на половину периода (фиг.5д,е), Импульсы с выхода десчтого элемента И вЂ” НЕ 58 поступают на второй выход 82 блока 2 управления и используются для синхронизации работы каналов 12 преобразования, Эти же импульсы обеспечивают синхронизацию работы блока 2 управления. После сигнала Пуск11 блок 2 управления и его первый — третий триггеры 43-45 находятся в исходном состоянии до поступления на их С-входы очередного синхроимпульса.

При этом с инверсных выходов первого 43 и второго 44 триггеров сигналы высоко го уровня поступают на входы первого элемента И-НЕ 49, на выходе которого формируется сигнал, поступающий через первый элемент НЕ

71 на девятый выход 89 блока 2 (фи r . 5ж ) и ус тан авл и в ающий инфо рмационные выходы регистра 5 преобразователя в состояние низкого уровня.

На остальных выходах блока 2 управляющие сигналы отсутствуют. Логичес11 11 кая с выхода четвертого элемента И-НЕ 52 подается на установочный вход счетчика 48, удерживая его в исходном положении, и на второй вход двенадцатого элемента И-HE 60, разрешая его работу, на третий вход которого подается разрешающий потенциал с выхода первого элемента ИЛИ

61. В исходном положении на выходе переполнения счетчика 48 поддерживается высокий уровень, поступающий на второй вход третьего элемента И

70 и разрешающий его работу.

Таким образом, двенадцатый элемент И вЂ” НЕ 60 и третий элемент И 70 подготавливаются к прохождению очередного синхроимпульса с выхода десятого элемента И†HE 58 на С-входы первого-третьего триггеров 43-45. Одновременно логический О с выхода первого элемента И вЂ” НЕ 49 поступает соответственно на первый и второй входы восьмого 56 и девятого 57 элементов

И-НЕ и учитывает на их выходах логигические 1", которые поступают на

D-входы второго 44 и третьего 45 триггеров. Ha D-входе перво о триггера 43 сохраняется лог»чески» "0".

1481901! 2

l!ри 1»осту»ленин очередного синхроимпульса на С-входы первого — третьего триггеров 43-45 их прямые выходы устанавливаются и состоя»ия 0,1,1,Низкий уровень с инверсного выхода второго триггера 44 снимает сигнал на девятом выхода 89 блока 2, а высокие уровни с прямых выходов второго 44 и третьего 45 триггеров, 11оступающие lp на входы третьего элемента И-НЕ 51, формируют на восьмом выходе 88 блока

2 сигнал маркера (логическую "1") для записи его н блок 7 оперативной памяти (фиг.5з). Высокие уровни с 15 инверсного выхода первого триггера

43 и прямого выхода третьего триггера 45 поступают на входы четвертого элемента И-HE 52. При этом на его выходе устанавливается низкий уро- 20 ьень (фиг.5и), который разрешает работу счетчика 48, запрещает прохождение синхроимпульсов через двенадцатый элемент И-HF. 60 на С-входы первого-третьего триггеров 43-45 на вре- 25 .л записи маркера во нсе К ячеек блока 7 оперативной памяти и одновременно поступает через четвертый выход

84 блока 2 на управляющий вход коммутатора 11, который по этому сигна- 30 лу подключает к адресным входам блока 7 оперативной памяти выходы счетчика 48.

Высокий уровень с прямого выхода второго триггера 44 поступает на вход 35 третьего элемента НЕ 73. При этом на его выходе формируется низкий уровень

l который поступает через седьмой выход 87 блока 2 на первый управляющий

40 вход блока 7 оперативной памяти и подготавливает его к записи (фиг ° 5к).

Этим же сигналом разрешается прохождение синхроимпульсов с выхода одиннадцатого элемента И-НЕ 59 че45 реэ седьмой элемент ИЛИ 67 на первый вход первого элемента И 68, на второй вход которого подается логическая

"1" с выхода шестого элемента ИЛИ 68, разрешающая прохождение синхроимпуль* 50 сон на выход первого элемента И 68.

Логическая "1" на выходе шестого элемента ИЛИ 66 поддерживается высоким уровнем на .его втором входе, поступающим с выхода шестого элемента И-HE

54, который удерживается в этом со55 ! стоянии низким уровнем, поступающим на его второй вход с инверсноГо выхода второго триггера 44. По синхроимпульсам (виг.5л), »оступающим с выхода первого элемента И 68 через

BocbMoA выход 88 блока ? HB второй управляющий вход блока 7 оперативной памяти, производится запись н блок 7.

Одновременно с выхода третьего элемента И-HE 51 логический "0" поступает на второй вход седьмого элемента И-HF. 55 и устанавливает на его выходе логическую "1", которая подается на D-вход первого триггера 43.

На П-входы второго 44 и третьего 45 триггеров поступают логические "0"1 с соответствующих выходов -восьмого 56 и девятого 57 элементов И-НЕ, так как на их входах присутствуют логи11 ческие 1, которые приходят с вы— ходов первого 49, пятого 53 элементов

И-HE и пятого элемента ИЛИ 65, состояние которых определяется сос3ояниями первого-третьего триггеров 43-45.

Таким образом, первый — третий триг геры 43-45 подготавливаются к переходу в состояния 1,0,0, Синхроимпульсы, поступающие на

С-вход счетчика 48 с выхода четвертого элемента НЕ 76, перебирают адреса ячеек памяти в блоке 7 и в первый разряд каждой и-разрядной ячейки памяти записывается маркер. Когда

К тактовых импульсов переберут все адреса, на выходе переполнения счетчика 48 появляется отрицательный импульс (фиг,5т), который поступает через открытый третий элемент И 70 на

С-входы первого — третьего триггеров

43-45 и переводит их в состояния

1,0,0.

При этом управляющие сигналы на четвертом 84 и шестом-восьмом 86-88 выходах блока 2 снимаются, что приводит к возвращению счетчика 48 в исходное положение, коммутатор 11 преобразователя отключает выходы счетчика 48 и подключает выходы реги-" стра 9 к адресным входам блока 7 оперативной памяти. Состояния 1,0,0 перног0-третьег:. триггеров 43-45 вызывают появление на входах пятого элемента И-НЕ 53 логических "1", а на входах первого элемента ИЛИ 61 — логических "0". При этом, если на первый вход 77 блока 2, соединенный с первыми входами элементов И-НЕ 53 и ИЛИ 6! поступает логический "01 с первого выхода шифратора 6 (запрос обслуживания канала 12 отсутствует), то блок 2 управления находитI 481901

l4 ся н режиме ожидания, так как логический 0, поступающий на третий вход двенадцатого элемента И-HE 60, запрещает прохождение синхроимпуль5 сов на С-входы первого-третьего триг— герон 43-45 и их состояние 1 0,0 со— храняется (фиг.5M) .

При появлении на первом входе 77 блока 2 управления запроса обслуживания канала 12 (логическая фиг.5м), на выходе пятого элемента

И-111 .. 53 формируется отрицательный импульс (фиг.5н), ноступающий через первый выход 81 блока 2 на вход разрешения записи регистра 9 адреса, а логическая "1", сформированная на выходе первого элемента ИЛИ 61, раз— решает прохождение очередного синхроимпульса на С-входы первого †третье триггеров 43-45 и переводит в состояния 1,0,1, подготовленные сигналом с выхода пятого элемента И-НЕ 53, При этом с выхода третьего элемента HE 73 через седьмой выход 8? блока 2 на первый управляющий вход блока 7 оперативной памяти подается логическая "1" (фиг.5к), подготавливая его к считыванию, а на выходе 30 шестого элемента И-НЕ 54 формируется логический "Îtt, разрешающий прохождение импульса с прямого выхода пятого триггера 47 через шестой элемент ИЛИ

66 на вход первого элемента И 68, на

35 другом входе которого присутствует и и сигнал разрешения (логическая 1 ), поступающий с выхода седьмого элемента ИЛИ 67, так как на его вход подается логическая "1" с выхода третье- 40

ro элемента HE 73. Отрицательный импульс с выхода первого элемента И 68 через восьмой выход 88 блока 2 поступает на второй управляющий вход блока 7 оперативной памяти (фиг.5л), по которому производится чтение и-разрядной ячейки по 1-му адресу. Одновременно на десятом выходе 90 формируется положительный импульс (фиг.5o) передний фронт которого совпадает с серединой длительности импульса чтения (фиг.5л)..

Таким образом, импульс, поступающий с десятоro выхода 90 блока 2 на, второй управляющий вход регистра 5, производит запись в регистр 5 числа, считанного с блока 7 оперативной памя ти.

Дальнейшая работа блока 2 управ— леция зависит с т того, накоплено в регистре 5 и-разрядное слово или нет.

Если преобразование не закончено, то с выхода (и+1)-го разряда регистра 5 логический tt0t поступает через четвертый вход 80 блока 2 íà D-вход четвертого триггера 46, состояние которого не изменяется с приходом на его С-вход синхроимпульса. Поэтому низкий уровень на прямом выходе четвертого триггера 46, поступающий на первый вход пятого элемента ИЛИ 65, на второй вход которого приходит также низкыi уровень с выхода шестого элемента И-НЕ 54, вызывает появление на выходе пятого э,.смента ИЛИ 65 логического 0", который. устанавливает с помощью восьмого элемента И-НЕ 56 на D — входе второго триггера 44 логи— ческую "1". На D-входах первого 43 и третьего 45 триггеров при этом появляются логические О

Таким образом, с приходом очередного синхроимпульса на С-входы первого-третьего триггеров 43-45 они переходят из состояний 1,0,1 в состояния О, 1, О. При этом на седьмом 87 и восьмом 88 выходах блока 2 управле— ния формируются сигналы (фиг. 5к,л), по которым содержимое регистра 5 записывается в j.— ю ячейку блока 7 оперативной памяти, соответствующую QG служиваемому каналу 1 2, а на третьем выходе 83 блока 2 управления формируется сигнал сброса в исходное положение пятого триггера 22 обслуженного канала 12 (фиг.5п). !

С приходом на С вЂ” входы первоготретьего триггеров 43 — 45 очередного синхроимпульса они снова переходят в состояния 1,0,0 и далее блок 2 уп-, равления вырабатывает все необходимые управляющие сигналы по обслуживанию следующего канала 12.

Если преобразование по какому-либо каналу 12 закончено, т.е. в ре1 гистре 5 накоплено п — раз рядное слово, то первый-третий триггеры 43-45 блока 2 управления переходят из состояний 1, О, 1 в состояния О, О, О.

При этом в отличие от первоначального состояния, кроме сигнала сброса в исходное положение регистра 5, одновременно на третьем выходе 83 блока 2 управления формируется сигнал

148 901 !

5 ! б сброса пято ro триггера 22 обслуживаемого канала 12 (фиг.5ж,п) . Зто достигается тем, что маркер приема, появившийся в (n+1)-м разряде регистра

5, записывается в четвертый триггер

46 блока 2 управления и логическая

"1" с его прямого выхода (фиг.5p) поступает на второй вход второго. элемента ИЛИ 62 и формирует на его выходе логическую "1", поступающую на второй вход второго элемента И-HE 50, на первый вход которого приходит также логическая "1" с инверсного выхода третьего триггера 45. При этом !5 с выхода второго элемента И-HE 50 на третий выход 83 блока 2 управления поступает сигнал для сброса пятого триггера 22 обслуживаемого канала 12 (фиг.5и). 20

Одновременно первый-третий триг.геры 43-45 подготавливаются к переходу в следующее состояние. Сигналы низкого уровня с инверсного выхода четвертого триггера 46 и выхода 25 третьего элемента И-НЕ 50 поступают на входы четвертого элемента ИЛИ 64, и логический "0", сформированный на его выходе, устанавливает седьмой элемент И-НЕ 55 в состояние логичес- 30 .кой "1", которая подается íà D-вход первого триггера 43. С выхода первого элемента И-HE 49 сигнал низкого уровня поступает на входы восьмого

56, девятого 57 элементов И-НЕ и устанавливает на их выходах логические "1", которые подаются на 0-входы второго 44 и третьего 45 триггеров.

Таким образом, с приходом очередного синхроимпульса на С-входы пер- 40 вого-третьего триггеров 43-45 они переходят в состояния 1,1,1.

При этом на шестом выходе 86 блока 2 управления формируется маркер ! фиг.5з), который по сигналам, сфор- 45 мированным на седьмом 87 и восьмом

88 выходах блока 2 управления (фиг.5к, 1 л), записывается в первый разряд п-разрядной ячейки блока 7 (адрес обслуженного канала 12 сохраняется на регистре 9 адреса до перехода блока 2 управления в состояние 1,0,0).

Положительным перепадом сигнала с выхода первого элемента И 68 в четвертый триггер 46 записывается логический "0" (фиг.5 л,р), так как регистр 5 обнулен и íà D-вход четвертого триггера 46 поступает с (n+1)— го разряда регистра 5 логический "0",.

Очередной синхроимпузп с, ностуиающий с выхода десятого ".ëåìåíòà И-НЕ

58, переводит первый-третий триггера

43-45 в состояния 1,0,0 и далее вся работа блока 2 управления повторяется.

Таким образом, за время, равное г периоду между двумя информационными разрядами входного кода, происходит прием и обработка одного разряда информации во всех К каналах преобразования, причем прием каждого п-разрядного информационного слона происходит с одновременным его преобразованием и в отличие от известного преобразователя не требуется промежуточного хранения накопленных слон.

Поэтому преобразование может быть непрерывным без предвари-.ельного накопления N слов.

Предлагаемый преобразователь позволяет производить преобразование любых входных кодов, как биполярных, так и двоичных, как с паузаии, так и без пауз, что расширяет область его применения.

Кроме того, предлагаемый преобразователь позв ляет одноврем;:;, ::". производить в одних каналах 12 преобразование биполярных входных кодов, а в других каналах 12 преобразование ,цвоичных входных кодов, причем скорость поступления входной информации для разных каналбв 12 может быть различной, что также расширяет область его применения, Формула изобретения

1, Преобразователь последовательного кода в параллельный, содержащий генератор импульсов, блок управления, блок контроля нечетности, мультиплексор, выходной регистр и К каналов преобразования, каждый из которых включает в себя первый-пятый триггеры, первый-четвертый элементы

И, первый-пятый элементы ИЛИ, первый и второй элементы НЕ и инвертор, вход которого объединен с входом первого элемента HE и является первым информационным входом канала преобразования, выход первого элемента НЕ соединен с S-входом первого триггера и первым входом первого элемента

ИЛИ, выход инвертора через второй элемент НЕ подключен к К-входу первого триггера и второму входу перво! 4819i)1

ГI > 51(Г 1ОEE 1 (1 11., 81 >> T .и ll 1 а 1(> ПI 11 Й(Я Te1 ч т(> > Г lie >1!н> PIE(lllli P(jн11Я аб ласти г(римепеиия за (не f 11реабразования цноичнага каj!(1, повышения быстрадейстн11я и yiip(>E>!eEIEI51 преабраза5 на теля, IE не га вн еде!я.! шифр ата р, блок оперативной памяти, дешифратор, регистр адреса, элемент ИЛИ, коммутатор, а в кажный канал преобразования — пятый элемент И и третий и чет> вертый элементы НЕ, вход третьего элемента НЕ абъег!и51ен с первыми вхадами второго и третьего элементов

ИЛИ и является первым управляющим входом канала преобразования, выход третьего элемента НЕ соединен с первыми входами четнертога и пятого элементов ИЛИ, вторые входы которых являются вторыми соответственно управляющим и информационным входами канала преобразования, прямой выход первого триггера соединен с вторым входом второго элемента ИЛИ, выход которого и выход пятого элемента ИЛИ подключены к перному и нторому входам первого элемента И, выход которого соединен с D — входом второго триггера, выход первого элемента ИЛИ соединен с вторым входом третьего элемента ИЛИ, выход которого и выход четвертого элемента ЕЛИ подключены к первому и второму входам второго элемента И, выход кото ра ro соединен с

D-входом третьего триггера, прямой выход которого подключен к D-входу четвертого триггера и первому входу третьего элемента И, инверсный выход четвертого триггера соединен с вторым входом третьего элемента И, вы- 4р ход которого через четвертый элемент НЕ и непосредственно подключен соответственно к С-входу второго и

J-входу пятого триггеров, прямой и инверсный выходы пятого триггера соединены с первыми входами соответственно четвертого и пятого элементов

И, вторые входы которых в первом канале преобразования подключены к выходу источника логической единицы, выход пятого элемента И каждого канала преобраз ования, кроме последнего, соединен с вторыми входами четвертого и пятого элементов И последующего канала преобразования, прямой выход второго триггера каждого канала преобразс>ваиия соединен с соответствующим информационным входом мультиплексора, выход четвертого элемента 11 КIE>I;j,o1 О E(;Ill;iji!1 преабpjiçîIEëния подключен к соответствующему нха—

f1 V Ш11фра Ор(1 Il(рВЬП1 53Ь!ход котОрО 1 О со един си с I!i p 1ым входам блока управлеш1я, 11е рный выход которого и вторые выходы шифратора падкл1очены соответственно к входу p,".з решения записи и информационным входам регистра адреса, выходы которого соединены с входами дешиц>ра тора, пернымп информационными входами коммутатора, адресными входами мультиплексора и являются адресными Abc одами преобра— завателя, нтОрОй и третий выходы блока управления подключены соответственна к С-входам третьего-пятого триггеров всех каналов преобразовав ния и первому К-входу .пятог > триггера всех каналов преобразования, вь1— ходы дешифратора подключены к нтаргш1

К-входам пятых триггеров соответствующих каналов прсобразования, второй вход блока управления объединен с

R-входами пятых триггеров всех каналов преобразования и является входом запуска преобразователя, выход генератора соединен с третьим входом блока управления, четвертый, пятьп! и шестой выходы которого подкг;юче bl соответстненно к управляющему и вторым информационным входам коммутатора и первому входу- элемента ИЛИ, выходи которых соединены соотг етстгеи ьо с адресными и первым инфо рм ап>н О1::bib!, входами блока оперативной памяти, выход мультиплексора подключен к первому информационному входу выходного регистра, выход первого разряда которого подключен к первому информационному входу блока контроля нечетности, второму входу элемента ИЛИ и является первым информациоинь1м нь>ходом преобразователя, выходы второго и-го раз рядов выходного регистра (n— разрядность слов входного кода) сое.— динены с одноименными информационными входами блока контроля нечетности и блока оперативной памяти и являются одноименными информационными выходами преобразователя, .выход (п+

+1)-го разряда выходного регистра подключен к управляющему входу блока контроля нечетности, четвертому входу блока управления и является управляющим выходом преобразонателя, седьмой-десятый выходы блока управления соединены соотнетстве1н1о с перВым и BTopblM упраг1ляюп111м11 В ХОД

1481901

20 блока оперативной памяти и выходного регистра, выходы первого — n-ro разрядов блока оперативной памяти подключены соответственно к второму— (n+1)-ìó информационным входам выходного регистра, выход блока контроля нечетности является контрольным выходом преобразователя.

2, Преобразователь по и,1, о тли ч ающий ся тем, что блок управления содержит первый-пятый триггеры, счетчик, первый-двенадцатый элементы И-HE первый-седьмой элементы ИЛИ, первый-третий элементы И и первый-шестой элементы HE первые входы первого элемента ИЛИ и пятого элемента И-НЕ объединены и являются первым входом блока, R-входы всех триггеров объединены с первым входом одиннадцатого элеме