Многофазный параметрический стабилизатор постоянного напряжения

Многофазный параметрический стабилизатор постоянного напряжения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к источникам вторичного электропитания радиоэлектронной аппаратуры. Целью изобретения является уменьшение массы. Преобразовательные модули 1 - 4 управляются импульсами постоянной длительности, формируемыми на выходах формирователей 9 - 12 ширины импульсов. Сдвиг по фазе между импульсами формирователей 9 - 12 определяется числом работоспособных преобразовательных модулей 1 - 4. При отказе одного из преобразовательных модулей 1 - 4 с выхода соответствующего датчика 14 - 17 отказов снимается сигнал, который через соответсвующие ячейки 32 - 35 блока логики, во=первых , блокирует прохождение управляющего сигнала на отказавший модуль и замыкает цепь передачи этого сигнала на следующий из работающих модулей, во=вторых, изменяет коэффициент деления частоты в управляемом делителе 6 частоты, что изменяет сдвиг фаз между выходными импульсами распределителя 7 тактовых импульсов. Это исключает появление на выходе периодических провалов напряжения, вызванных пропуском в работе одного из преобразовательных модулей. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„, 1483439 А1

1511 4 б 05 Р 1,/56

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

fl0 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4338145/24-07 (22) 26.10.87 (46) 30.05.89. Бюл. № 20 (72) Ю. М. Любченко (53) 621.316.722.1 (088.8) (56) Авторское свидетельство СССР № 855639, кл. G 05 F 1/56, 1981.

Авторское свидетельство СССР № 1265742, кл. G 05 F 1/56, 1986. (54) МНОГОФАЗНЫЙ ПАРАМЕТРИЧЕСКИЙ СТАБИЛИЗАТОР ПОСТОЯННОГО

НАПРЯЖЕНИЯ (57) Изобретение относится к источникам вторичного электропитания радиоэлектронной аппаратуры. Целью изобретения является уменьшение массы. Преобразовательные модули 1 — 4 управляются импульсами постоянной длительности, формируемыми на выходах формирователей 9 — 12 ширины им2 пульсов. Сдвиг по фазе между импульсами формирователей 9 — 12 определяется числом работоспособных преобразовательных модулей 1 — 4. При отказе одного из преобразовательных модулей 1 — 4 с выхода соответствующего датчика 14 — 17 отказов снимается сигнал, который через соответствующие ячейки 32 — 35 блока логики, во-первых, блокирует прохождение управляющего сигнала на отказавший модуль и замыкает цепь передачи этого сигнала на следующий из работающих модулей, во-вторых, изменяет коэффициент деления частоты в управляемом делителе 6 частоты, что изменяет сдвиг фаз между выходными импульсами распределителя 7 тактовых импульсов. Это исключает появление на выходе периодических провалов напряжения, вызванных пропуском в работе одного из преобразовательных модулей. 1 ил.

483439

1О

1

Изобретение относится к электротехнике, а именно к устройствам стабилизации постоянного напряжения, и может быть использовано в источниках вторичного электропитания электро- и радиоаппаратуры.

Цель изобретения — снижение массы многофазного параметрического стабилизатора постоянного напряжения.

На чертеже приведена структурная схема многофазного параметрического стабилизатора постоянного напряжения, содержащего четыре преобразовательных модуля.

Многофазный параметрический стабилизатор содержит четыре преобразовательные модуля 1 — 4, генератор 5 тактовых импульсов, управляемый 6 делитель частоты, распределитель 7 тактовых импульсов, блок 8 логики, формирователи 9 — 12 ширины импульсов, опорный элемент 13, датчики отказов 14 — !7 модулей.

Каждый преобразовательный модуль 1—

4 состоит из соединенных по понижающей схеме ключевого транзистора и LCD-фильтра. Дроссель фильтра имеет две обмотки—

Г силовую и дополнительную.

Управляемый делитель 6 частоты состоит из делителя 18 частоты, который выполнен, например, на основе счетчиков-делителей

19 — 21, первой логической схемы ИЛИ 22, регистра 23 сдвига, логических схем И 24—

26 и второй логической схемы ИЛИ 27.

Раси редел ител ь тактовых импульсов 7 выполнен по схеме регистра сдвига на основе D-триггеров 28 — 31. Блок логики состоит из ячеек 32 — 35 переключений, Каждая ячейка 32 (33 — 35) переключения содержит элемент ИЛИ 36 (37 — 39) элемент НЕ 40 (41—

43) и первый 44 (45 — 47) и второй 48 (49 — 5! ) элементы И.

Указанные датчики 14 в 17 отказов включают двуполупериодную схему выпрямления с емкостным фильтром и схему допускового контроля напряжения, реагирующую как на повышение, так и на снижение напряжения ниже нормы. Датчик отказов имеет два выхода — первый и второй. Второй выход образован подключением к первому выходу формирователя коротких импульсов.

Силовые входы и выходы преобразовательных модулей — 4 подсоединены к входу и выходу стабилизатора параллельно. Генератор 5 тактовых импульсов соединен через вход управляемого делителя 18.

Каждый выход счетчиков-делителей 19 — 21 (выходы делителя 18) соединен через один из входов соответствующих схем И 24 — 26 и через вторую логическую ИЛИ 27 с тактовым входом распределителя 7 тактовых импульсов. Остальные входы распределителя 7 подключены к ячейкам 32 — 35 блока 8 логики. Выходы формирователей 9 — 12 соединены с эмиттер-базовым переходом транзисторов ключевых элементов модулей

1 — 4. Входы датчиков отказов модулей 14—

17 подсоединены к дополнительным обмот20

4 кам дросселей фильтров. Первые выходы датчиков 14 — 17 соединены с входами ячеек

32 — 35 переключения, а вторые — с входом схемы ИЛИ 22.

Частота генераторов тактовых импульсов определяется соотношением f =f а!, где f— частота переключения ключевых транзисторов модулей.

Например, для схемы с числом модулей n=4 частота генератора тактовых импульсов / =24f.

Коэффициент деления i-ro счетчика-делителя и!

К ;= и — i+1

Для данной схемы при n=4 коэффициенты деления счетчиков-делителей 19 — 21 соответственно Кд;=6, Кд =8, Кдз=12.

Устройство работает при следующих режимах: — режим запуска и работы стабилизатора со всеми исправными модулями; — режим работы стабилизатора при отказе одного или нескольких модулей.

В режиме запуска устройство работает следующим образом.

В исходном состоянии при исправных модулях выходное напряжение датчиков на первом выходе имеет уровень «1», а на втором — уровень «О», которые сохраняются в течение всего времени нормальной работы модуля. Через установочный вход регистр 23 сдвига переводится в состояние, когда на его первом выходе устанавливается напряжение с уровнем «1», а на остальных выходах— напряжение с уровнем «0».

При включении генератора 5 тактовые импульсы поступают на входы счетчиковделителей 19 — 21, которые делят частоту следования тактовых импульсов в соответствующее число раз.

Так как напряжение с уровнем «1» имеется только на входе схемы И 24, то на вход распределителя импульсов 7 поступают тактовые импульсы только со счетчика 19 с периодом повторения Т(4.

Поступившие на вход распределителя 7 импульсы распределяются по соответствующим формирователям ширины импульсов модулей с временным сдвигом, При отказах модулей устройство работает следующим образом.

При отказе одного из модулей, например модуля 2, датчик 15 работоспособности по первому выходу переходит в нулевое состояние, а по второму генерируют короткий импульс напряжения с уровнем «1».

Импульс через схему ИЛИ 22 поступает на вход регистра сдвига 23 и переводит его в состояние, когда напряжение с уровнем «!» появляется на втором выходе, а на остальных устанавливается напряжение с нулевым уровнем.

1483439

Так как на вход распределителя 7 импульсов поступают импульсы со счетчикаделителя 20, имеюгцего коэффициент деления для данной схемы, равный восьми, период следования тактовых импульсов составляет

Т)3. Распределитель 7 и блок 8 логики распределяют импульсы последовательно по модулям, минуя отказавший модуль 2. Это происходит следующим образом. Так как на первом выходе датчика 15 работоспособности появляется напряжение «О», напряжение на входе элемента И 45 равно напряжению «О», а на входе элемента И 49—

«1» в течение всего времени работы стабилизатора с отказавшим модулем. Тогда напряжение с выхода триггера 28 поступает через элемент ИЛИ 37, элемент И 49, элемент ИЛИ 38, элемент И 46 на вход триггера 30. На входе D-триггера 29 сохраняется нулевой уровень напряжения. Следовательно, очередной тактовый импульс переводит триггер 28 в нулевое состояние, а в единичное переводится триггер 30.

На третьем выходе распределителя 7 появляется импульс напряжения, а затем при поступлении очередных тактовых импульсов — на четвертом и первом. Следовательно, при отказе одного модуля период переключения ключевого транзистора модуля сохраняется, но временной сдвиг между процессами в модулях изменяется и становится равным.

При отказе еще одного модуля, например модуля 4, датчик отказа 17 данного модуля генерирует сигнал, переводящий регистр

23 .в состояние, когда на его третьем выходе появляется напряжение с уровнем «1», а на остальных выходах — напряжение с нулевым уровнем. Тогда на вход распределителя 27 поступают импульсы со счетчикаделителя 21, период следования которых составляет Т)2. Так как распределитель 7,и блок 8 логики распределяют импульсы только по двум работоспособным модулям 1 и 4, то частота переключений ключевых транзисторов модулей 1 и 4 не изменяется.

Таким образом, схема данного многофазного параметрического стабилизатора обеспечивает работу без провалов в выходйом напряжении при отказах преобразовательных модулей, при этом частота переключений ключевых транзисторов работоспособных модулей остается неизменной.

Предлагаемая схема может быть распространена на, и модулей многофазного параметрического стабилизатора постоянного напряжения. -Предложенное устройство обеспечивает работоспособность преобразователя при отказе всех, за исключением двух, преобразовательных модулей.

Формула изобретения

Многофазный параметрический стабилизатор постоянного напряжения, содержащий силовую цепь в виде и. параллельно соединенных между входными и выходными выводами преобразовательных модулей, каждый из которых состоит из ключевого транзистора и I CD-фильтра, блок управления, входами подключенный к входному выводу и общей шине и включающий в себя последовательно включенные генератор тактовых импульсов и источник эталонного напряжения, подключенные между входами блока управления распределитель тактовых импульсов с первыми и выходами, и формирователей ширины импульсов, включенных между первыми и выходами распределителя тактовых импульсов и выходами блока управления, подключенных к управляющим входам преобразовательных модулей, отличающийся тем, что, с целью снижения массы, в него введены управляемый делитель частоты, снабженный и+1 входами, подключенный первым входом к выхо20 ду генератора тактовых импульсов и выходом — к входу распределителя тактовых импульсов, выполненного на D-триггерах и снабженного дополнительными и входами, подключенными к входам триггеров, и блоков логики, каждый из которых снабжен тремя входами и двумя выходами, причем первые входы и выходы блоков логики использованы для их соединения в кольцо, вторые входы блоков логики соединены с выходами распределителя тактовых импульсов, а третьи входы блоков логики подсоединены к первым выходам введенных и датчиков отказов, управляемый делитель частоты остальными и входами соединен с вторыми выходами и датчиков отказов, входы которых подключены к соответствующим

35 и преобразовательным модулям, управляемый делитель частоты содержит делитель частоты, и†1 логических элементов И, регистр сдвига и два логических элемента

ИЛИ, делитель частоты входом соединен с первым входным выводом управляемого де40 лителя частоты и имеет и — 1 выходов, причем частота следования импульсов i-ro выхода равна f< — — ((и — с+1), где f — частота переключения ключевого транзистора преобразовательного модуля, каждый I-й выход делителя частоты соединен с одним из входов -го логического элемента И, другой вход которого соединен сi-м выходом регистра сдвига, вход которого через первый логический элемент ИЛИ соединен с остальными и входами управляемого делителя частоты, а выходы логического элемента И соединены через второй логический элемент ИЛИ с выходом управляемого делителя частоты, генератор тактовых импульсов выполнен с выходной частотой fn!, каждый блок логики включает в себя два элемента И, элементы ИЛИ и НЕ, при (ем входы элемента ИЛИ соединены с первым и вторым входами блока логики, выход элемента ИЛИ подсоединен к первым входам элементов И, второй вход

1483439

Составитель Ю. Опадчий

Редактор Л. Пчолинская Техред И. Верес Корректор Э. Лончакова

За каз 2832!45 Тираж 788 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-издательский комбинат «Патент», г. Ужгород, ул. Гагарина, О1

7 первого элемента И соединен с третьим входом блока логики и входом элемента НЕ, а выход подключен к второму выходу блока

8 логики, второй вход второго элемента И соединен с выходом элемента НЕ, а выход подключен к первому выходу блока логики.