Цифровой частотно-фазовый дискриминатор

Цифровой частотно-фазовый дискриминатор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к импульсной технике. Цель изобретения - повышение точности в синфазном режиме. Устройство содержит четыре D-триггера 1 - 4, элемент И-НЕ 5 и введенные два элемента задержки 6, 7 и элемент И 8. Выполнение устр-ва из двух идентичных ступеней (D-триггеры 1, 2, элемент И 8 и D-триггеры 3, мент И-НЕ 5) и разделение его работы на два этапа (определение синфазности первой пары входных импульсов на первой ступени и выдача разрешающего сигнала для работы второй ступени, на которой определяется синфазность второй пары импульсов и выдается результат сравнения на выход устр-ва) исключает ложные срабатывания устр-ва в случае синфазности только одной пары импульсов и неравенства входных частот, что повышает точность работы устр-ва в синфазном режиме. 2 ил.

СОЮЗ СОВЕТСНИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„ I 483593

А1 (51) 4 Н 03 D 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

Фиг, 1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 41681 70/24-09 (22) 29. 12.86 (46) 30. 05. 89. Бюл. Н 20 (72) С,A. Варанов и В.Т. Коба (53) 62 1 . 3 74. 5 (088. 8) (56) Авторское свидетельство СССР

У 1248025, кл. Н 03 D 13/00, 1985. (54)ЦИФРОВОЙ ЧАСТОТНО-ФАЗОВЬЙ ДИСКРИМИНАТОР (57) Изобретение относится к импульсной технике. Цель изобретения — повышение точности в синфазном режиме.

Устройство содержит четыре D-триггера 1-4, элемент И-НЕ 5 и введенные два элемента задержки 6,7 и элемент

И 8. Выполнение устр-ва из двух идентичных ступеней (D-триггеры 1, 2, элемент И 8 и D-триггеры 3, 4, элемент И-НЕ 5) и разделение его работы на два этапа (определение синфазности первой пары входных импульсов на первой ступени и выдача разрешающего сигнала для работы второй ступени, на которой определяется синфазность второй пары импульсов и выдается результат сравнения на выход устр-ва) исключает ложные срабатывания устрва в случае синфаэности только одной пары импульсов и неравенства входных частот, что повышает точность работы устр-ва в синфазном режиме. 2 ил.

1483593

Изобретение относится к импульсной технике и может быть использовано в устройствах обработки, преобразования и передачи информации в частотно-измерительных системах для определения синфазного состояния сигналов.

Цель изобретения — повьппение тбчности в синфазном режиме. t0

На фиг. 1 приведена структурная электрическая схема цифрового частотно-фазового дискриминатора; на фиг. 2 — временные диаграммы его работы. 15

Цифровой частотно-фазовый дискриминатор содержит первый-четвертый .

D-триггеры 1-4, элемент И-НЕ 5, элементы 6, 7 задержки, элемент И 8.

Цифровой частотно-фазовый дискри- 20 минатор работает следующим образом.

На вход элемента 6 задержки поступает последовательность импульсов частотой Г (фиг.2а), на вход элемен-, та 7 задержки поступают импульсы час- 25 тотой 7 (фиг. 2в). Предположим, что в исходном состоянии D-триггеры 1-4 находятся в нулевом состоянии и на выходе элемента И 8 установлен уровень "О", а на выходе элемента И-НЕ 30

5 — уровень 1 . Импульсы частотой

Р„ поступают на информационные входы

D-триггеров 2 и 4, а через элемент

i6 задержки на входы синхронизации

D-триггеров 1 и 3 (фиг. 26). Импульсы частотой F, поступают на информационные входы D-триггеров 1 и 3 (фиг. 2в), а через элемент 7 задержки на входы синхронизации D-триггеров 2 и 4 (фиг. 2г). Б момечт времени,, когда на входе синхронизации D-триггера 2 появится уровень "1" (фиг. 2г),. по его переднему фронту в D-триггер 2 запишется сигнал "1, присутствующий на его информационном входе (фиг.2а), по которому D-триггер 2 переведется в единичное состояние (фиг. 2е). Это состояние будет поддерживаться до тех пор, пока по переднему фронту следующего сигнала на входе синхронизации (фиг. 2г, е, момент времени t ), в D-триггер 2 не запишется уровень О, присутствующий на его информационном входе (фиг. 2а) .

Аналогично D-триггер 2 переводит55 ся в единичное состояние (фиг ° 2д) в момент времени t,, когда по переднему фронту сигнала на входе синхронизации (фиг. 26) в него запишется уровень 1, присутствующий на его информационном входе (фиг. 2в). Это состояние будет поддерживаться до тех пор, пока по переднему фронту сигнала на входе син:ронизации (фиг. 26, момент времени ) в

D-триггер 1 не запишется уровень "0" (фиг. 2д), присутствующий на его информационном входе (фиг. 2в) .

Наличие в одно и то же время на выходе одного из D-триггеров 1 или 2 или на выходах обоих 0-триггеров уровня ".О" удерживает элемент И 8 в нулевом. состоянии, что свидетельствует о том, что на входы устройства поступают несинфазные сигналы, При поступлении на входы дискриминатора в момент времени t первой пары синфазных импульсов (фиг.2а, в)

D-триггеры 1 и 2 одновременно переключаются в состояние "1" (фиг. 2д,е) и на выходе элемента И 8 появится уровень "1 (фиг. 2ж). Это будет свидетельствовать о синфазном поступлении импульсов на вход устройства, Уровень "1" на выходе элемента

И 8 (фиг. 2ж) поступает на входы установки в "О" D-триггеров 3 и 4, разрешая их работу. При поступлении на входы устройства на входы синхронизации П-триггеров 3 и 4 в момент времени следующей пары синфазных импульсов (фиг. 2а, в) на выходах

ll ff последних ус тановя т ся уровни 1 (фиг . 2 з, и), которые переведут элемент И-HH 5 в нулевое состояние .

Уровень " О поступает на выход устр ой ства (фиг . 2 к ) и свиде тельс тв уе т о равенстве частот F, и Р, и синфазности входных сигналов . Это т уровень будет поддерживаться на выходе элеме нта И-Ж 5 в се время ., пок а на входы устройства будут поступать синфазные мпульсы с равными частотами .

При поступле нии на входы цифр ового частот но-фазового дискримин ат о ра первой же и ары не синфа з ньяи импульсов, что свидетельствует о неравенстве их частот Р, и Г, (фиг . 2 а, в, момент времени ), в D-триггер 1 по переднему фронту импульса на ег о входе синхрониз ации (фиг .,2 б ) запишется уровень "О, присутствующий на информационном входе (фиг. 2в) . D триггер 1 переведется в нулевое состояние (фиг. 2д), и на выходе элемента И 8 установится уровень О" (фиг. 2ж), который запрещает работу D-тригге1483593 ров 3 и 4 и переводит их в нулевое состояние {фиг . 2з, и) . По сигналам, поступившим с выходов D-триггеров

3 и 4, элемент И-НЕ 5 переводится в единичное состояние и на выходе устройства устанавливается уровень 1. (фиг. 2к), свидетельствующий о том, что на вход поступили неcpíôàçíûå сигналы частотой F u F

Б силу симметричности схемы данный цифровой частотно-фазовый дискриминатор работает аналогично как при

Fã, так и при г ъ F,. K npe имуществам цифрового частотно-фазового дискриминатора следует отнести также отсутствие ограничений входных импульсов по длительности. Это достигается подачей входных сигналов непосредственно на информационные входы

D-триггеров и через элементы задержки — на их входы синхронизации, а введение элементов задержки, кроме того, устраняет неоднозначность состояния D-триггеров при поступлении на входы строго совпадающих по переднему фронту импульсов.

Выполнение устройства из двух идентичных ступеней {D-триггеры 1, 2, элементы И 8 и D-триггеры 3, 4, элемент И-НЕ Я и разделение его работы на два этапа (определение синфазности первой пары входных импульсов на первой ступени и выдача разрешающего сигнала для работы второй ступени, на которой определяется синфазность второй пары импульсов и выдается результат сравнения на выход устройства) исключает ложные срабатывания устройства в случаях синфазности только одной пары импуль.сов и неравенства входных частот, что повышает точность работы устройства в синфазном режиме„

Формула изобретения

11ифровой частотно-фазовый дискриминатор, содержащий четыре П-триггера и элемент И-НЕ, причем входы синхронизации и информационные входы первого и второго 13-триггеров соединены с одноименными входами третьего и четвертого D-триггеров соответственно, прямые выходы которых соединены с входами элемента И-НЕ, выход которого является выходом цифрового частотно-фазового дискриминатора, о т л и M а ю щ и Й с я тем что с целью повышения точности в синфазном режиме, в него введены два элемента задержки и элемент И, при этом вход первого элемента задержки является входом цифрового частотно-фазового дискриминатора и соединен с информационным входом второго D-триггера, вход второго элемента задержки является вторым входом цифрового частотно-фазового дискриминатора и соединен с информационным входом первого D-триггера., выходы первого и второго элементов задержки соединены с входами синхронизации первого и

35 второго D òpêããåðàâ,ñîîòI"åòñòâåíío

9 прямые выходы которых соединены с входами элемента И, выход которого со,инея с входами установки в "0" третьего и четвертого Р-триггеров.

1483593

Составитель А. Колосов

Редактор О. Спесивых Техред JI.Oëèéíûê Корректор Э. Пончакова

Заказ 2849/53

Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям.при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. 1 агарина, 101