Устройство цикловой синхронизации порогового декодера

Устройство цикловой синхронизации порогового декодера

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи. Цель изобретения - повышение помехоустойчивости. Устройство содержит коммутатор 1, формирователь 2 проверочной последовательности, формирователь 3 синдромной последовательности, формирователь 4 сигнала ошибки, состоящий из регистра 16 сдвига и мажоритарного блока 17, сумматоры 5, 10, 11 и 12 по модулю два, эл-т совпадения 6, счетчики 7, 8 и 9 импульсов, эл-ты ИЛИ-НЕ 13 и 14 и формирователь 15 тактовых импульсов. Входная кодовая последовательность разделяется в коммутаторе 1 на информационную и проверочную последовательности с наложенными на них векторами ошибки. При наличии цикловой синхронизации ветвей коммутатора 1 формирователем 3 формируется синдром, из которого формирователь 4 формирует вектор ошибки. В нем вероятность появления единичного символа определяется качеством используемого канала связи. Этот вектор складывается в сумматоре 5 с информационной последовательностью, поступающей на него из канала связи через коммутатор 1 и формирователь 2. Исправленная таким образом информационная последовательность выдается на выход устройства цикловой синхронизации порогового декодера. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (!9) (И} (gg 4 Н 04 1, 7/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BT0PCK0MV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

npV rHHT СССР

1 (61) 1124441 (21) 4308440/24-09 (22) 21;09.87 (46) 30.05.89. Вюл. М ?О (72) В.И.Ключко, 10.И,Николаев, И,В.Чистяков и 10.В.Щербина (53) 621.394.662(088.8) (56) Авторское свидетельство СССР

1(1124441, кл. Н 04 L 7/08, 1983. (54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ ПОРОГОВОГО ДЕКОДЕРА (57) Изобретение относится к электросвязи, Цель изобретения — повышение

1 помехоустойчивости. Устройство содержит коммутатор 1, формирователь 2 .проверочной последовательности, фор мирователь 3 синдромной последовательности, формирователь 4 сигнала ошибки, состоящий из регистра 16 сдвига и мажоритарного блока 17, сумматоры 5,10,11 и 12 по модулю два, эл-т 6 совпадения, счетчики 7,8 и 9

2 нмпу: ьсон, эл-т:,i 11 111-НЕ 13 и 14 ii ф,. 1.: мпрователь 15 г iicтc Fhlx ив у" ьсс и, Входная кс доная последовательность разделяется в коммутаторе 1 на информационную и проверочную послецовательпости с íàложенгымп на них векторами ошибки. 11ри наличии гпкловой синхронизации ветвей коммутатора 1 . формирователем 3 формируется синг(ро.t из которого формирователь 4 формирует вектор ошибки. В нем вероятнc ci-ь появления единичного символа определяется качеством используемого канала связи. Этот вектор складывается в сумматоре 5 с информационной последовательностью, поступающей на него из канала связи через коммутатор 1 и формирователь 2. Исправленная таким образом информационная последовательность выдается на выход устройства цикловой синхронизации порогового декодера. 1 ил.

1483661

Изобретение относится к электросвязи, может быть использорано для цикловой синхронизации систематических сверточных кодов при передаче лис- кретной информации по каналам связи и является усовершенствованием устройства по авт. св. Ô 1124441.

Целью изобретения является повышение помехоустойчивости устройства. 10

На чертеже представлена структурная электрическая схема устройства цикловой синхронизации порогового декодера.

Устройство цикловой синхронизации 15 порогового декодера содержит коммутатор 1, формирователь 2 проверочной последовательности, формирователь 3 синдромной последовательности, формирователь 4 сигнала ошибки, дополни- 20 тельный .сумматор 5 по модулю два, элемент 6 совпадения, первый, второй и третий счетчики 7-9 импульсов, сумматоры 10-12 по модулю два, первый и второй элементы KIH-НЕ 13,14 и форми- 2" рователь 15 тактовых импульсов.

Формирователь 4 сигнала ошибки содержит регистр 16 сдвига и мажоритарный блок 17.

Устройство цикловой синхронизации 30 порогового декодера работает следующим образом, В исходном состоянии в ячейки регистров формирователей 2 и 4 записываются нули. Первый и второй счетчики 7 и 8 устанавливаются в нулевое состояние, а в третий счетчик 9 записывается число, равное начальному значению порога. Входная кодовая последовательность Y(D) в коммутаторе 1 разделяется па информационную последовательность I(D) +E .(D) с наложенным на нее аддитивным вектором ошибки и проверочную последовательность P(D) +

+Е (D) с наложенным на нее своим век- 45 тором ошибки. Информационная последовательность поступает в формирователь 2, где путем умножения на образующий полином f(D) из нее формируются символы проверочной последовательности, поступающие на формирователь 3, на который также поступают символы проверочной последовательности с коммутатора 1. При наличии цикловой синхронизации ветвей коммутатора 1 на выходе формирователя 3 формируется синдром вида Е (D)f(D)+

+E„(D), из которого затем в формирователе 4 (в котором на выходе мажоритарного блока 17 вырабатывается сигнал при нашиии на его входах более двух единичных сигналов) формируется вектор ошибки Е (П), вероятность появления единичного символа в котором определяется качеством используемого канала связи. Этот вектор складывается в дополнительном сумматоре 5 с информационной последовательностью, поступающей на него из канала связи через коммутатор 1 и формирователь 2.

Исправленная таким образом информационная последовательность I(D) выдается на выход устройства цикловой синхронизации порогового декодера.

Кроме того, символы вектора ошибки E<(D) поступают через элемент 6 совпадения на счетный вход первого счетчика 7 и заполняют его. Одновременно с формирователя 15 импульсы тактовой частоты через второй счетчик

8 поступают на счетный вход третьего счетчика 9. Коэф<Ьициент деления второго счетчика Я выбирается таким образом, чтобы частота следования импульсов на его выходе была несколько выше предельно допустимой частоты следования ошибок в канале связи.

Благодаря этому, а также тому, что при установке исходного состояния в третий счетчик 9 записывается первоначальное значение порога, его переполнение происходит быстрее, чем первого счетчика 7, При этом каждый раз после переполнения третьего счетчика 9 сигналом с его выхода через второй элемент ИЛИ-НЕ 14 первый и второй счетчики 7 и 8 снова устанавливаются в нулевое состояние, а в третий счетчик 9 записывается начальное значение порога.

При отсутствии цикловой синхрони" зации ветвей комммутатора 1 на выходе формирователя 3 формируется синдром вида I(D) f (D)+E (D) й(0)+Т(Б)+

+Е<(D), из которого в формирователе 4 формируется случайная последовательность с вероятностью, близкой к величине 0,8-0,9. Заполнение первого счетчика в этом случае происходит значительно быстрее, чем третьего счетчика 9 ° Благодаря этому в какойто момент времени происходит совпадение кодов, записанных в разрядах первого и третьего счетчиков 7 и 9, Этот факт фиксируется сумматорами 10-12. Одновременное появление нулевых потенциалов на выходах суммаl403

661

Формула и з о б р е т ения довательности, причем выход пополнительного сумматора по моду ю два является дополнительным выходом устройства.

Составитель В.Орлов

Техред Л.Олийнык Корректор М.Васильева

Редактор И.Рыбченко

Заказ 2853/56

Тираж 626

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "IIa eHT, г.ужгород, ул. Гагарина,101 торов 10-12 приводит к формированию единичного потенциала на выходе первого элемента И31И-НЕ 13, поступающего на управляющий вход коммутатора 1.

По этому сигналу происходит сдвиг ветвей коммутатора 1 и цикловая синхронизация восстанавливается. Число единичных символов в последовательности вектора ошибки Е (D) резко уменьшает- 1р ся, и в следующем цикле работы третий счетчик 9 снова заполняется быстрее первого счетчика 7. При этом сохраняется новое распределение ветвей коммутатора 1. 15

Устрбйство цикловой синхронизации 2р порогового декодера по авт. св.

Р 1124441, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости, в него введены последовательно соединенные формирователь сигнала ошибки и дополнительный сумматор по модулю два, при этом выход формирователя синдромной последовательности подсоединен к первому входу элемента совпадения через формирователь сигнала ошибки, тактовый вход формирователя сигнала ошибки подключен к первому выходу формирователя тактовых импульсов, а второй вход дополнительного сумматора по модулю два подключен к дополнительному выходу формирователя проверочной после