Устройство вычисления амплитуды сигнала по его квадратурным составляющим

Устройство вычисления амплитуды сигнала по его квадратурным составляющим

Реферат

 

Изобретение относится к цифровой измерительной технике и может быть использовано в цифровых устройствах обработки сигналов. Цель изобретения - сокращение аппаратурных затрат и повышение точности определения амплитуды. Устройство содержит блоки 1, 2 выделения модуля числа, умножителя 3 - 5, сумматоры 6, 7, блоки 8, 9 выделения максимального числа, блок 10 задержки. Поставленная цель достигается тем, что устройство реализует модифицированный алгоритм при обработке информации, поступающей от старших разрядов к младшим, при котором осуществляется загрузка всех блоков устройства. Распараллеливание процесса вычисления и конвейерный принцип работы блоков устройства позволяет выполнить его на четырех специализированных микропроцессорах 1815ВОЗ. 1 ил.

Изобретение относится к цифровой измерительной технике и может быть использовано в цифровых устройствах обработки сигналов. Цель изобретения сокращение аппаратурных затрат и повышение точности определения амплитуды сигнала. На чертеже представлена структурная схема устройства. Устройство содержит блоки 1, 2 выделения модуля числа, умножители 3-5, сумматоры 6, 7, блоки 8, 9 выделения максимального числа, блок 10 задержки. Входы управления и синхронизации всех блоков устройства соединены с соответствующими выходами блока управления (на чертеже не показан). Устройство работает следующим образом. Пусть до момента времени t 0 в блок 10 записан нуль. В момент времени t 0 на первый и второй входы устройства с входных шин соответствующих квадратурных каналов поступают одновременно цифровые коды отсчетов соответствующих квадратурных составляющих Z₁₀ и Z₂₀, где единица соответствует коду отсчета действительной составляющей, а двойка коду отсчета мнимой составляющей, индекс "нуль" указывает номер отсчета в последовательности входных отсчетов квадратурных составляющих, для нулевого момента времени индекс "нуль". Коды, соответствующие отсчетам Z₁₀ и Z₂₀ поступают соответственно на входы блоков 1 и 2. В момент времени t на их выходах появляются коды, соответствующие Z₁₀| и Z₂₀| Код, соответствующийZ₁₀| в этот момент времени появляется на первом входе блока 10 и на входе первого слагаемого сумматора 7. Одновременно код, соответствующийZ₂₀| появляется на входе второго слагаемого сумматора 7 и на втором входе блока 9. В момент времени t 2 на выходе блока 9 появляется код, соответствующий макс (|Z₁₀|Z₂₀|), который поступает на вход блока 10, обеспечивающего задержку поступающего кода на . На выходе сумматора 7 после суммирования кодов, поступивших на входы сумматора, в момент времени t 2 появляется код, соответствующийZ₁₀| +Z₂₀| который поступает на вход первого сомножителя умножителя 4. Одновременно на вход второго сомножителя умножителя 4 поступает код числа , на первый и второй входы устройства поступают цифровые коды второй группы отсчетов квадратурных составляющих Z₁₁ и Z₂₁. После перемножения кодов, поступивших на входы умножителя 4, на его выходе в момент времени t 3 появляется код, соответствующий числу (|Z₁₀| + Z₂₀| ) , который поступает на первый вход блока 8. Одновременно на второй вход блока 8 поступает код, соответствующий макс (|Z₁₀|Z₂₀|), который был получен в блоке 9 и задержан в блоке 10 на время . Этот код поступает на вход первого сомножителя умножителя 3, на вход второго сомножителя которого в этот же момент времени поступает код числа . На выходах блоков 1 и 2 в момент времени t 3 появляются коды, соответствующиеZ₁₁| иZ₂₁| На выходе блока 8 в момент времени t 4 появляется код, соответствующий максмакс (| Z₁₀|Z₂₀|), (|Z₁₀| +Z₂₀|)} который в этот же момент времени появляется на входе первого слагаемого сумматора 6, на вход второго слагаемого которого поступает с блока 8 код, соответствующий макс (|Z₁₀|Z₂₀|). Одновременно на первый и второй входы устройства поступают коды третьей группы отсчетов Z₁₃ и Z₂₃. На выходах блока 9 и умножителя 7 появляются соответственно коды макс (| Z₁₁|Z₂₁|) и (|Z₁₁| +Z₂₁|). В результате сложения в сумматоре 6 цифровых кодов, поступивших на его входы, в момент времени t 5 на его выходе появляется код, соответствующий макс(Z, Z)+ макс который поступает на вход первого сомножителя умножителя 5, на вход второго сомножителя которого в этот же момент времени код числа . В результате перемножения на выходе умножителя 5 в момент времени t 6 появляется код, соответствующий макс(Z, Z)+ макс , который поступает на выход устройства и который соответствует значению амплитуды сигнала. В момент времени t 5 на выходе умножителя 4 появляется код, соответствующий (|Z₁₁| +Z₂₁|). В следующий момент времени на входы устройства поступает очередная пара кодов Z₁₄ и Z₂₄. На выходе блока 8 появляется код макс (|Z₁₃| Z₂₃|), в этот же момент времени после суммирования на выходе сумматора 6 код числаZ₁₃| +Z₁₂| на выходе блока 8 код числа макс [макс (|Z₁₂|Z₂₂|), (|Z₁₂| +Z₂₂|)] а на выходе умножителя 3 код числа макс (|Z₁₂|Z₂₂|) и т.д. Таким образом, на выходе устройства появляются коды, соответствующие значениям амплитуды комплексного сигнала в данный момент времени и определяемые в соответствии с алгоритмом макс(Z, Z)+ макс Рассчитанные значения коэффициентов , и для указанной аппроксимирующей функции соответственно 0,800, 0,624 и 0,625. Относительная погрешность предлагаемого устройства 2,0%

Формула изобретения

УСТРОЙСТВО ВЫЧИСЛЕНИЯ АМПЛИТУДЫ СИГНАЛА ПО ЕГО КВАДРАТУРНЫМ СОСТАВЛЯЮЩИМ, содержащее первый и второй блоки выделения модуля числа, входы которых являются входами первой и второй квадратурных составляющих устройства, три умножителя, два сумматора, причем выход первого умножителя соединен с входом первого слагаемого первого сумматора, входы первого и второго коэффициентов устройства соединены с входами первых сомножителей первого и второго умножителей соответственно, два блока выделения максимального числа, блок задержки, выход которого соединен с первым входом первого блока выделения максимального числа, отличающееся тем, что, с целью сокращения аппаратурных затрат и повышения точности вычисления, выход первого блока выделения модуля числа соединен с первым входом второго блока выделения максимального числа и входом первого слагаемого второго сумматора, выход второго блока выделения модуля числа соединен с вторым входом второго блока выделения максимального числа и входом второго слагаемого сумматора, выход которого соединен с входом второго сомножителя второго умножителя, выход которого соединен с вторым входом первого блока выделения максимального числа, выход которого соединен с входом второго слагаемого первого сумматора, выход второго блока выделения максимального числа соединен с входом блока задержки, выход которого соединен с входом второго сомножителя первого умножителя, выход которого соединен с входом первого сомножителя третьего умножителя, вход второго сомножителя которого соединен с входом третьего коэффициента устройства, выход третьего умножителя является выходом устройства.

РИСУНКИ

Рисунок 1