Цифровой частотно-фазовый дискриминатор

Цифровой частотно-фазовый дискриминатор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике. Цель изобретения - сокращение времени перехода в режим сравнения фаз из режима сравнения частот. Дискриминатор содержит счетчик 1, статический регистр 4, блок запрета 6, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, D - триггеры 8 и 9, формирователи 10 и 19 коротких импульсов, элементы ИЛИ 11, И 12, И-НЕ 13-70, 20 и 21 и инвертор 18. Из режима сравнения частот дискриминатор переходит в режим сравнения фаз и устанавливается режим синхронизма. Выключение режима сравнения частот происходит после изменения знака разности частот входного и опорного сигналов, когда разность фаз этих сигналов начинает убывать от цикла к циклу в направлении от 2φ до 0. Прохождение разности фаз входных сигналов через φ/2 приводит к сокращению времени перехода в режим сравнения фаз из режима сравнения частот. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 Н 03 D 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ IHHT СССР

1 (61) 1390774 (21) 4291921/24-09 (22) 30.07.87 (46) 15.07.89, Бюл. Ф 26 (72) В.Г. Аристов, А.Н. Кузнецов и С.В. Матвеев (53) 621 398(088.8) (56) Авторское свидетельство СССР

У 1390774, кл. Н 03 D 13/00, 1986. (54) ЦИФРОВОЙ ЧАСТОТНО-ФАЗОВЬЙ ДИСKP HK0 I AÒ0Ð (57) Изобретение относится к радиотехнике. Цель изобретения — сокращение времени перехода в режим сравнения фаз из режима сравнения частот.

Дискриминатор содержит счетчик 1, статический регистр 4, блок запрета

„.SU„„1494204 А 2

6, элемент ИСКЛЮЧАОЦ ЕЕ ИЛИ 7, D-триггеры 8 и 9, формирователи 10

4 и 19 коротких импульсов, элементы

ИЛИ 11, И 12, И-НЕ 13-17, 20 и 21 и инвертор 18. Из режима сравнения частот дискриминатор переходит в режим сравнения фаз и устанавливается режим синхронизма. Выключение режима сравнения частот происходит после изменения знака разности частот входного и опорного сигналов, когда разность фаз этих сигналов начинает убывать от цикла к циклу в направлении от 27в до О. Прохождение разности фаз входных сигналов через 17/2 приводит к сокращению времени перехо- с да в режим сравнения фаз из режима е сравнения частот. 3 ил.

4 204

3 149

Изобретение относится к радиотехнике и может быть использовано в системах фазовой автоподстройки частоты.

Цель изобретения — сокращение времени перехода в режим сравнения фаз из режима сравнения частот.

На фиг. 1 представлена структур— ная электрическая схема цифрового частотно-фазового дискриминатора; на фиг. 2 и 3 — временные диаграммы, поясняющие его работу.

Цифровой частотно-фазовый дискриминатор (ЦИФД) содержит счетчик 1, вход 2 счетных импульсов, вход 3 опорных импульсов, статический регистр 4, сигнальный вход 5, блок 6 запрета, элемент ИСКЛ10ЧА10ЩЕЕ ИЛИ 7, первый 8 и второй 9 D-триггеры, первый формирователь 10 коротких импульсов, элемент ИЛИ 11, элемент И 12 пятый 13, четвертый 14, третий 15, второй 16 и первый 17 элементы И-НЕ, инвертор 18, второй формирователь

19 коротких импульсов и шестой 20 и седьмой 21 элемент И-HE 20, 21.

Цифровой частотно-фазовый дискриминатор работает следующим образом.

Опорными импульсами, поступающими от входа 3 на К-вход установки "0"1 счетчика 1, на выходах последнего устанавливаются "0". На счетный вход

Т счетчика 1 по входу 2 поступают счетные импульсы. При этом частота счетных импульсов определяется выражением: к+. где 2 -1 — емкость счетчика 1, Т вЂ” период опорных импульсов.

В момент прихода по входу 5 входного импульса на вход статического регистра 4 информация из счетчика

1 записывается в статический регистр

4, таким образом на выходе этого регистра формируется двоичный код, величина N которого пропорциональна разности фаз входного и опорного импульсов.

Если частота входных импульсов, поступающих по входу 5 больше частоты опорных импульсов, поступающих по входу 3(f „ > f „), то разность фаз этих сигналов убывает от цикла к циклу в направлении от 2 !! до О, одновременно убывает и величина двоичного кода N на выходе цифрового частотно-фазового дискриминатора (фиг. 2а).

Когда разность фаз входного и опорного сигналов достигает в момент времени t 1 значения О, а величина двоичного кода на выходе цифрового частотно-фазового дискриминатора ! p значения N pf p <<< происходит скачко образное изменение разности фаз входных сигналов от О до 27, а величины двоичного кода — до N „р, «

Одновременно происходит переключение (k+1)-го знакового разряда статического регистра 4 из "О" в "1" (фиг. 2б), с помощью которого осуществляется запись !" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 (фиг. 2в)

20 в первый D-триггер 8. На прямом выходе этого D-триггера появляется

"1" (фиг. 2г), а на инверсном — "0", что вызывает появление "1" на выходе второго элемента И-НЕ 16 (фиг. 2д), т.е. в старшем значащем разряде выходного кода цифрового частотнофазового дискриминатора. Эта "1" отключая младшие значащие разряды выходного кода ЦЧФД, поступающие через блок 6 запрета, а также вызывает появление "1" на выходе элемента

ИЛИ 11. На выходе первого элемента

И-НЕ 17, т.е. в знаковом разряде выходного кода ЦЧФД, установится "О" (фиг. 2е), ЦЧФД переходит в режим сравнения частот со знаком "О", при этом четвертый 14 и шестой 20 элементы И-HE закрыты нулевым уровнем прямого выхода второго D-триггера 9

40 (фиг. 2ж), а пятый 13 и седьмой 21 элементы И-НЕ открыты единичным уровнем прямого выхода первого D-триггера 8 (фиг. 2г).

В режиме сравнении частот

45 с, (т с уменьшается скорость изменения двоичного кода на выходе статического регистра 4 (пунктирная линия на фиг. 2а), а следовательно, уменьшается скорость изменения разности фаз входного и опорного сигна50 лов. При переходе разности фаз входного и опорного сигналов значения

Зt /2 в момент происходит переключение из "1" в "О" выходного уровня элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 (фиг. 2в) и импульс с выхода первого формиро— вателя 10 коротких импульсов (фиг. 2з), работающего по отрицательному фронту, поступает на входы четтоты опорных импульсов, поступающих по входу 3 (f < f „), то разность фаз этих сигналов возрастает от цикла к циклу в направлении от 0 до 23, одновременно возрастает и величина двоичного кода N на выходе ЦЧФД (фиг. 3a). Когда разность фаз входного и опорного сигналов достигает в момент времени t1 значения 2, а величина двоичного кода на выходе

ЦЧФД вЂ” значения И „р, „„ происходит скачкообразное изменение разности фаз входных сигналов от 2 Й до О, а величины двоичного кода — до

N „„,.Одновременно происходит перео р-ма ключение инверсного (k+1)-го знакового разряда из "0" в "1" (фиг. Зи), с помощью которого осуществляется запись "1" с выхода элемента ИСК ЮЧА10ЩЕЕ ИЛИ 7 (фиг. Зв) во второй

D-триггер 9 и íà его прямом выходе появляется "1" (фиг. Зж), а на инверсном — "0", что вызывает появле" ние "1" на выходе второго элемента

И-НЕ 16 (фиг. Зд) и на выходе первого элемента И-НЕ 17 (фиг. 3e).

ЦЧФД переходит в режим сравнения частот со знаком "1", при этом пятый 13 и седьмой 21 элементы И-НЕ закрыты нулевым уровнем прямого выхода первого D-триггера 8 (фиг. 3r), а четвертый 14 и шестой 20 элементы

И-НЕ открыты единичным уровнем прямого выхода второго D-триггера 9

35 (фиг. Зж).

Совпадение коротких импульсов пер. вого формирователя 10 (фиг. Зз) с отрицательными импульсами (k+1)-ro знакового разряда статического ре40 гистра 4 (фиг. Зб) на входе четвертого элемента И-НЕ 14 и с нулевым уровнем первого D-триггера 8 на входе пятого элемента И-НЕ 13 препятствуют выключению режима сравнения

45,частот.

Выключение режима сравнения частот происходит после изменения знака разности частот входного и опорного сигналов, когда разность фаз этих сигналов начинает убывать от цикла к циклу в направлении от 2 до 0 и при переходе через К/2 (что приводит в дальнейшем после прохождения разности фаз входных сигналов через и/2 к сокращению времени перехода в режим сравнения фаз из режима сравнения частот) в момент времени t 4 выходной импульс второго формировате5 1494204 6 вертого 14 и пятого 13 элементов

И-НЕ. Совпадение коротких импульсов первого формирователя 10 (фиг. 2з) с отрицательными импульсами инверсного (k+1)-го знакового разряда статического регистра 4 (фиг. 2и) на входе пятого элемента И-НЕ 13 и с нулевым уровнем второго D-триггера 9 на входе четвертого элемента И-НЕ 14 препятствует выключению режима сравнения частот. При уменьшении частотной расстройки уменьшается скорость изменения разности фаз входного и опорного сигналов и в момент t э становится равной нулю, после чего меняется знак разности частот и pasность фаз входного и опорного сигналов начинает возрастать от цикла к циклу в направлении от 0 до 2Г и при переходе через 3f7i/2 в момент времени t происходит переключение из "0" в "1" выходного уровня элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 (фиг. 2в) и переключение из "1" в "0" выходного уровня инвертора 18, что в конечном итоге приводит к сокращению времени перехода в режим сравнения фаз иэ режима сравнения частот. По отрицательному фронту выходного напряжения инвертора 18 происходит срабатывание второго формирователя 19 импульсов (фиг. 2к), выходной импульс которого поступает на входы седьмого

21 и шестого 20 элементов И-НЕ. Iiecтой элемент H-НЕ 20 закрыт нулевыми уровнями, поступающими от инверсного (k+1)-ro знакового разряда статического регистра 4 (фиг. 2и) и от прямого выхода второго D-триггера 9 (фиг. 2ж). Совпадение выходного импульса второго формигователь 19 коротких импульсов в момент времени

t с положительным импульсом, поступающим с выхода (k+1) -го знакового разряда статического регистра 4 (фиг. 2б), на входах открытого седьмого элемента И-НЕ 21 вызывает появление отрицательного импульса на выходе седьмого элемента И-НЕ 21, который через элемент И 12 поступает на R-входы первого и второго D-триггеров 8 и 9, осуществляя сброс первого D-триггера 8 и выключая режим сравнения частот. ЦЧФД переходит в режим сравнения фаз и устанавливается режим синхронизма.

Если частота входных импульсов, поступающих по входу 5, меньше час1494204 ля 19 (фиг, Зк) совпадает с положительным импульсом инверсного (k+1)-го знакового разряда статического регистра 4 (фиг ° Зи) на входах открытого шестого элемента И-НЕ 20, На выходе шестого элемента И-НЕ 20 появляется отрицательный импульс, который через элемент И 12, воздействуя на N-входы первого и второго D-триггеров 8 и 9, устанавливает второй

D-триггер 9 в "0".

Таким образом, переход в режим сравнения фаз происходит не только при пересечении импульсами входного сигнала значений 0 и 2 fi фазовой характеристики, но и при пересечении значений 1t/2, если изменению знака разности частот предшествовал режим сравнения частот f „, <Йщ,, и

ЗУ/2, если изменению знака разности частот предшествовал режим сравнения частот f Вх fen

В обоих случаях переход в режим сравнения фаз предлагаемого дискриминатора происходит быстрее, чем в прототипе (штрихпунктирная линия на фиг. 2а и За при t я t )

Кроме того, предлагаемый дискриминатор обладает высокой помехоустойчивостью при замираниях входного сигнала, так как при пропадании импульсов на входе 5 в режиме синхронизма в статическом регистре 4 хранится информация о разности фаз входных и опорных импульсов в установив" шемся режиме. Дискриминатор в этих условиях остается в режиме сравнения фаз.

Использование изобретения позволяет уменьшить длительность и величину перерегулирования переходных процессов и, следовательно, увеличить быстродействие систем частотнофаэовой автоподстройки частоты.

Формула и з обретения

Цифровой частотно- фазовый дискриминатор по авт.св. М- 1390774, о тл и ч а ю шийся тем, что, с с целью сокращения времени перехода в режим сравнения фаз из режима срав— нения частот, в него дополнительно введены шестой и седьмой элементы

И-НЕ, последовательно < оединенные инвертор и второй форьырователь коротких импульсов, причем вход инвертора соединен с выходом элемента ИСКЛЮЧАЗМЦЕЕ ИЛИ, а выход второго формирователя коротких импульсов — с первыми входами шестого и седьмого элементов И-НЕ, вторые входы которых соединены с С-входами второго и первого D-триггеров соответственно, а третьи входы соединены с прямыми выходами второго и первого D-триггеров соответственно, причем выходы шестого и седьмого элементов И-НЕ соединены с четвертым и пятым входами элемента И соответственно.

I94 704 е д авиа 2