Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть применено для быстрого выполнения операций умножения и преобразования чисел из двоичной системы счисления в десятичную и обратно. Особенно эффективно его использование в качестве основы при разработке быстродействующих арифметических устройств универсальных ЭВМ, работающих как с двоичными, так и с десятичными числами. Целью изобретения является повышение быстродействия и расширение функциональных возможностей устройства за счет операций преобразования чисел из двоичной системы счисления в десятичную и обратно. Устройство содержит блоки умножения, блоки суммирования, регистры операнда, регистры результата, микропрограммный блок управления и введенные буферные регистры первой и второй групп, коммутаторы, блок хранения смешенных эквивалентов. С помощью введенных блоков и связей обеспечивается положительный эффект, заключающийся в повышении быстродействия в 7,7 раз по сравнению с известным и возможности выполнять не только операции умножения с двоичными и десятичными числами, но и операцию преобразования чисел из двоичной системы счисления в десятичную и обратно. 6 ил.

СОЮЗ СОВЕТСНИХ.

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (sO 4 6 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР

1 (2!) 4302325/24-24 (22) 07.09,87 (46) 23.07.89. Бюл. У 27 (72) В.Л. Богомаз, А.А. Жалковский, Л,Г. Лопато, А,А. Шостак и Л,О,Шпаков (53) 68!.325(088.8) (56) Авторское свидетельство СССР

Ф lll6427, кл. G 06 F 7/52, !982.

Авторское свидетельство СССР

Ф 468239, кл. С 06 F 7/52, !972. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть применено для быстрого .выполнения операций умножения и преобразования чисел из двоичной системь счисления в десятичную и обратно. Особенно эффективно его использование в качестве основы при разработке быстродействующих арифметических устройств универсальных ЭВМ, работающих как с двоичными, .так и с десятичными числами. Целью

Изобретение относится к вычислительной технике и может быть использовано для умножения двоичных и десятичных чисел, а также для преобразования чисел из двоичной системы счисления в десятичную и обратно, особенно эффективно его применение в качестве основы при разработке быстродействующих арифметических устройств универсальных ЭВМ, работающих как с двоичными, так и с десятичными числами.

Цель изобретения — повышение быстродействия и расширение функциоÄÄSUÄÄ 1495785 А1,изобретения является повышение быстродействия и расширение функциональных возможностей устройства за счет операций преобразования чисел из двоичной системы счисления в десятичную .и обратно. Устройство содержит блоки умножения, блоки суммирования, регистры операнда, регистры результата, микропрограммный блок управления и введенные буферные регистры первой и второй групп, коммутаторы, блок хранения смещенных эквивалентов, C помощью введенных блоков и Связей обеспечивается положительный эффект, заключающийся в повышении быстродействия в 7,7 раэ по сравнению с известным и возможности выполнять не только операции умножения с двойчными и десятичными числами, но и операцию преобразования чисел из двоичной системы счисления в десятичную и обратно. 6 ил., 2 табл. нальных воэможностей эа счет выполнения операций преобразования чисел иэ двоичной системы счисления в десятичную и обратно, На фиг„! показана функциональная

1 схема устройства для умножения; на фиг, 2 — функциональная схема блока суммирования; на фиг.3 — функциональная схема микропрограммного блока управления; на фиг. 4-6 — микропрограммы выполнения в устройстве соответственно операций двоичного умножения, десятичного умножения, преобразования двоично-десятичного кода в двоич!

495785 ный и преобразования двоичиого кода в двоично-десятичный.

В табл, 1 и 2 приведены значения соответственно двоичных и двоично5 десятичных эквивалентных весов преобразуемых групп разрядов, Устройство для умножения содержит (фиг,l) блоки I, — 1 умножения, буферные регистры первой 2 „-2 и второй

3,"3 групп, блоки 4,-4,„ суммирова С1 ния, регистры 5 „-5,„„ результата, регистры 6,-б,п операнда, коммутаторы

7 -7, блок 8 хранения смещенных эквивалентов, микропрограммный блок 9 15 управления, вход 1О множителя устройства, вход 11 множимого устройства, состоящий из входов ll — 11 тетрад разрядов, вход 12 коррекции устройства, вход первой 13 и второй 14 кон- 20 стант устройства, вход 15 нулевого потенциала устройства, вход 16 на" чального адреса устройства, выход 17 ,младшей части результата устройства, выход 18 старшей части результата устройства, выходы 19-25 микропрограммного блока 9 управления, выходы

26 „-26,„ старших частей произведений и выходы 27,-27,„ младших частей роизведений блоков 1,-1 умножения, 3О выходы 28,-28,„ буферных регистров, 2,-2 первой группы, выходы 29 1-29> буферных регистров 3,-3 второй группы, выходы 30,-30 „ суммы блоков

4„-4 „„, суммирования, выходы 31„-31„, регистров 5„-5 результата, выходы

32„-32 переноса блоков 4 -4 „,, суммировайия, Блок 4 суммирования содержит (фиг.2) первый 33 и второй 34 сумма- 4р торы, первый 35 и второй 36 корректирующие сумматоры, триггер 37 переноса и коммутатор 38 переноса, Микропрограммный блок 9 управления содержат, (фиг.3) счетчик 39, 45 элемент 40 памяти микрокоманд, регистр 41 микрокоманд, Рассмотрим функциональное назначение и реализацию основных блоков и узлов устройства.

Каждый из блоков 1 — 1 умножения осуществляет умножение соответствующей тетрады разрядов множимого на тетраду разрядов множителя. В зави симости от значения потенциала, поступающего с выхода 22 микропрограммного блока управления на вход выбора режима блока 1 умножения, на его выходе 26; старшей и выходе 27; младшей

4 частей произведения появляется результат умножения либо в двоичном, либо в двоично-десятичном коде, при-, чем потенциал логической единицы на выходе 22 блока 9 обеспечивает работу устройства в десятичной системе счисления, а потенциал логического нуля— его работу в двоичной системе счисления.

Блоки 1,-1,„ умножения целесообразно реализовать в виде ППЗУ. В этом случае младшая или старшая части двоично-десятичного произведения на выходах блока умножения могут формироваться уже скорректированными на "+6" без каких-либо дополнительных аппаратных затрат. Такая коррекция двоично-десятичного кода произведения необходима для формирования в дальней" шем в блоках 4,-4 „„„ суммирования десятичного результата.

Буферные регистры первой 2,-2 „ и второй 3,-3,„ групп позволяют распараллелить в устройстве процесс вычисления тетрадных произведений в блоках умножения с процессом суммирования полученных в предыдущих тактах тетрадных произведений и частичных результатов.

Блоки 4,-4 „суммирования предназ" начены для формирования промежуточных и окончательного результатов при выполнении операции двоичного и десятичного умножения, а также преобразования, причем все они работают идентичным образом, Триггеры 37 переноса и коммутаторы 38 переноса в блоках суммирования позволяют сбалансировать время выполнения суммирования тетрадных произведений и частичных результатов в блоках суммирования с временем вычисления тетрадных произведений в блоках умножения.

Первый корректирующий сумматор 35 фактически осуществляет коррекцию

"-6" при отсутствии переноса сумматора 33, а второй корректирующий сумматор 36 " коррекцию "+6" при наличии переноса сумматора 34, В противных случаях корректоры 35 и 36 .передают информацию без изменений.

Если старшие тетрады произведений на выходах блоков 11-1 „„ умножения формируются уже скорректированными на "+6", то на вход 13 первой константы устройства подается код

ОООО, а на вход 14 второй констан1495785 ты — код 0110. Если младшие тетрады произведений на выходах блоков 1 -1

trl умножения формируются уже скорректированными на "+6", то на вход 13 пер5 вой константы подается код 0110, а на вход 14 второй константы — код

0000. Свободный первый вход первого сумматора 33 первого блока 4, суммирования является входом 12 коррекции 10 устройства, через который при двоичном умножении чисел в дополнительных кодах может вводиться коррекция, либо подсуммироваться в процессе умножения двух чисел третье число к получающе- 15 муся произведению.

Регистры 6,-6 операнда предназначены для хранения значения множимого при выполнении в устройстве операции умножения и временного хранения 20 двоичных или двоично-десятичных эквивалентов весов преобразуемых групп разрядов при выполнении операции преобразования.

Блок 8 хранения смещенных эквива- 25 лентов и группы коммутаторов 7 необходимы для преобразования чисел из двоичной системы счисления в десятичную и обратно.

Устройство для умножения работает 30 следующим образом.

Устройство работает в двух режимах: режиме умножения чисел и в режиме преобразования чисел. На фйг.46 изображены микропрограммы выполнения соответственно операций двоичного умножения, десятичного умножения, преобразования из двоично-десятичного кода в двоичный и преобразования из двоичного кода в двоично-деся- 40 тичный. Выражение вида YN e N=I9, .20,21,22,24,25, на фиг.4-6 означает наличие на соответствующем выходе N блока 9 управления сигнала логической единицы. 45

Значения адресов, по которым в блоке 8 записаны первый двоичный и первый двоично-десятичный эквиваленты, равны соответственно а и Ь.

Перед началом работы выполнения 50 микропрограммы двоичного умножения, а также всех других микропрограмм предполагается, что на цепи синхро- низации устройства подается два предварительных синхроимпульса, По первому синхроимпульсу счетчик 39 блока 9 управления устанавливается в исходное состояние посредством подачи на вход 16 устройства начального адреса микропрограмм. Ilo второму синхроимпульсу согласно содержимому, счетчика 39, которое служит адресом обращения к памяти 40 микрокоманд, из этой памяти в регистр 41 записываетcR значение первой микрокоманды, а значение адреса в счетчике 39 увеличивается на единицу. При выполнении операции двоичного умножения по втдрому синхроимпульсу на втором вхо- . де ll устройства также появляется и-разрядный двоичный код множимого, При выполнении первой микрокоманды (фиг.4) под воздействием управляющих сигналов У 21 и У 24. значение множимого с входа ll устройства записывается в регистры 6,-6 „операнда. Одно, временно на входе 10 устройства устанавливается значение самой младшей тетрады множителя, В первом такте собственно двоичного умножения (вторая микрокоманда) в блоках 1,-1 самая младшая тетрада множителя перемножается на соот" ветствующие тетрады множимаго, Двоичные результаты этих тетрадных умножителей записываются в оуферные регистры 2,-2 и 3„-3,„ по сигналу разрешения У 20, Одновременно происходит обнуление регистров 5,-5,„+, результата и триггеров блоков 4,-4 „;„ суммирования (сигнал У 19), а также подача на вход 10 устройства следующей тетрады множителя.

На втором такте собственно умножения (третья микрокоманда) происходит перемножение очередной (второй ) тетрады множителя на тетрады множимого и одновременно с этим суммирование предыдущих тетрадных произведений в блоках 4,-4,„,, суммирования. В конце второго такта с разрешения сигнала

У 20 в буферных регистрах 2,-2

3,-3, регистрах 5,-5 ю, результата и триггерах 37 переноса блоков 4

4 „ суммирования фиксируется промежуточная информация, а на входе 1О устройства появляется значение следующей (третьей) тетрады множителя °

Аналогичным образом устройство функционирует и в других тактах (микрокоманды с четвертой по (ш+1)-ю), В каждом такте с выхода 17 устройства считывается значение очередной тетрады младшей части результата, После выполнения последнего m-го такта собственно умножения (m+I)-я микрокоманда) в буферных регистрах

1495785

2„-2 и 3„-3 запоминаются значения тетрадных произведений последней (самой старшей) тетрады множителя на все тетрады множимого, При выполнении (m+2)-й микрокоманды происходит суммирование значений содержимого буферных регистров 2 -2

1 и 3.1-3,„ с соответствующими значениями регистров 5, — 5,> результата и триггеров 37 переноса блоков 4,-4 суммирования. С входа 10 устройства при этом на все входы множителя блоков 1„-1,„ умножения подается нулевая тетрада, В конце такта образуемые 15 на выходах блоков 1 1 нулевые произведения запоминаются в буферных регистрах 2„-2, и 3,-3, а в регистрах

5, †.5, „ результата и триггерах 37 переноса запоминается значение окон- 20 чательного результата в двухрядном коде, При выполнении (m+3)-й микрокоманды сигнал У 25 настраивает коммутаторы 38 переноса блоков 4 „ — 4 „ на пе- 25 редачу информации через их первые входы,. тем самым выход переноса первого сумматора 33 оказывается соединенным с входом переноса первого сумматора 33 соседнего старшего блока 30 суммирования. Б результате этого значение содержимое триггеров 37 переноса и дсуммируется к содержимому соотвегствующих регистров 5 „-5 результата через второй .:вход первых сумма- 35 торов 33 и двухрядный код произведения преобразуется к однорядному, при этом сигнал У 25 поддерживается в течение двух или более микрокоманд, После выполнения (m+3)-й и (m+4)-й 40 микрокоманды в регистрах 5, — 5 результата будет находиться старшая часть окончательного произведения в однорядном код . Иладшая часть произведения уже выведена через выход 17 устройства во время выполнения предыдущих микрокоманд, Первый 35 и вто ::рой 36 корректирующие сумматоры блоков 4,-4 „„,,в отсутствии сигнала У 22 настраиваются на передачу информации с входов на выходы без изменений.

Десятичное умножение выполняется в основном аналогично двоичному, Отличие от двоичного умножения состоит в том, что в микрокомандах с второй до (m+3)-й присутствует . дополнительный сигнал У 22, который настраивает блоки l 1 „, „ на умножение в десятичной системе счисления, а корректирующие сумматоры 35-36 на режим коррекции. Первый корректирующий сумматор 36 осуществляет вычитание "6", когда выходной перенос сумматора 33 равен нулю. Второй корректирующий сумматор 36 производит прибавление "6", когда выходной перенос сумматора 34 равен единице.

Микропрограмма выполнения операции преобразования двоично-десятичного кода в двоичный изображена на фиг.5, Предполагается, что количество десятичных разрядов в преобразуемом операнде равно m, Преобразование заключается в вычислении произведений двоично=десятичных тетрад разрядов преобразуемого числа на двоичные эквиваленты весов этих тетрад и суммировании полученных произведений.

По значению начального адреса микропрограммы, занесенного в счетчик 39 блока 9 управления, из памяти 40 в регистр 41 записывается значение перВоН микрокоманды, которой соответствуют .управляющие сигналы У 21 и

У 23 = а.

При выполнении первой микрокоманды по сигналу У 23, поступающему на вход блока 8,из него по адресу а выбирается двоичный эквивалент веса первой преобразуемой двоично-десятичной тетрады, который записывается с разрешения сигнала У 21 в регистры б -б,„операнда. Наличие нулевого потенциале на выходе 24 блока 9 при этом обеспечивает настройку коммута торов 7, -7 на передачу информации на входы ре™гистров .б 1-6,„ с выхода 33 блока 8 хранения смещенных эквивалентов. Одновременно на входе 1О устройства устанавливается значение самой младшей тетрады преобразуемого числа, При выполнении второй микрокоманды происходит обнуление регистров

5.,-5 +, результата и триггеров 37 пе" реноса блоков 4 -4 „,+, суммирования (сигнал У 10), в буферные регистры

2 „-2,„и 3,-3,„ записываются значения тетрадных произведений с. выходов блоков 1 =1 (сигнал У 20), а в регистры б -б,„операнда (также как и в первой микрокоманде) заносится двоичный эквивалент веса второй преобразуемой тетрады (У 12 = а+1, У 21), Одновременно на входе 10 устройства появляется значение второй тетрады преобразуемого числа, 9 1495785 10

10

20

В третьей микрокоманде выполняется умножение второго двоичного эквивалента на значение второй тетрады и суммирование двоичных тетрадных произведений, которые получены на предыдущем такте и хранятся в буферных регистрах 2 -2 и 3 -Зп в блоках

4 -4 4, суммирования, Результаты тетрадных умножений в блоках 1,-1 и суммирования в блоках 4,-4 „, полученные в данном такте, запоминаются соответственно в буферных регистрах

2,-2,„и 3,-3, а также в регистрах

5,-5,„„ результата и триггерах 37 переноса (сигнал У 20), По окончании выполнения данной микрокоманды на входе 10 устройства появляется значение следующей (третьей) тетрады преобразуемого числа, а в регистры 6,-6 операнда заносится двоичный эквивалент веса третьей преобразуемой тетрады (У 23 = а+2, У 21).

Затем выполняются (m+3) микрокоманды, каждая из которых отличается от третьей только другим значением адреса двоичного эквивалента. После выполнения m-й микрокоманды в регистрах 6 -6 операнда запоминается значение последнего m-ro двоичного эквивалента.

При выполнении (m+I)-й микрокоманды в блоках 4,-4, суммируется содержимое регистров 5 ;5,„,, результата триггеров 37 переноса и содержащихся в буферных регистрах 2,-2 и 3,-3 значений тетрадных произведений последнего m-ro двоичного эквивалента па последнюю преобразуемую тетраду, После выполнения данной микрокоманды в регистрах 51-5 м „ и триггерах 37 переноса запоминается окончательный результат в двухрядном коде

:(сигнал У 20), На последних (в+2)-й и (m+3)-й микрокомандах осуществляется приведение двухрядного кода к однорядному, Как и при умножении сигнал У 25 настраивает коммутаторы 37 переноса блоков 4„-4 суммироваТП+ 1 ния на передачу информации с их пер вых входов. 1!ри этом образуется цепь иэ последовательно соединенных первых сумматоров 33 блоков 4, — 4

М 1 суммирования, В каждом из блоков

4 -4 „, суммирования значение триггера 37 переноса поступает через второй сумматор 36 и второй корректирующий сумматор 34 на второй вход перво го сумматора 33. Сквозной перенос в данных микрокомандах распространяется через все блоки 4,-4, суммирования, В конце выполнения микрокоманды результат преобразования в однорядном коде запоминается в регистрах

5,-5,„,, результата и в следующем такте может быть считан с выходов 17 и

18 устройства.

На фиг.6 изображена микропрограмма выполнения операции из двоичного кода в двоично-десятичный, Преобразование заключается в вычислении двоично-десятичных произведений триаД двоичных разрядов преобразуемого числа на двоично-десятичные эквиваленты их весов и суммировании полученных произведений, Поскольку в каждом такте работы обрабатываются три разряда двоичного операнда, то разрядность операнда, который может быть преобразован в устройстве, состоящем из m блоков 1 умножения, равна Зш, что и предполагается, По значению начального адреса мик ропрограммы, занесенного в счетчик

39 блока 9 управления, из памяти 40 в регистр 41 микрокоманд записывается значение первой микрокоманды, которой соответствуют управляющие сигналы У 21 и У 23 = в. При выполнении первой микрокоманды под воздействием этих управляющих сигналов осуществляется занесение в регистры 6,-6 „, операндов первого двоично-десятичного эквивалента аналогично, как и в операции преобразования иэ двоичнодесятичного кода в двоичный, В конце этого такта на входе !О устройства появляется значение тетрады, три младших разряда которой являются самыми младшими разрядами преобразуемого двоичного числа, а значение старшего разряда устанавливается равным нулю, При выполнении второй микрокоманды происходит обнуление регистров

5,-5,„„ результата и триггеров 37 пе" реноса блоков 4,-4,;-.Уммирования (сигнал У 19) в блоках 1,-I, которые настраиваются на умножение в двоично-десятичных кодах, выполняется умножение первого двоично-десятичного эквивалента на значениепервой триады и в буферные регистры 21-2> и 3 -3 за1 м писываются значения тетрадных двоично-десятичных произведений (сигнал

У 20 ), а в регистры 6,-6,„операнда, также как и в первой микрокоманде, 1495785

45 заносится двоично-десятичный эквивалент веса второй триады разрядов преобразуемого числа, Само же значение этой триады с присоединением слева

5 нулевым разрядом подается в конце данного такта на вход 10 устройства, В третьей микрокоманде выполняется умножение второго эквивалента на значение второй триады и суммирование . 10 двоично-десятичных тетрадных произведений, которые получены на предыдущем такте и хранятся в буферных регистрах

2,-2 и 3,-3 „„в блоках 4,-4 „,, суммирования, настроенных управляющим сиг- 15 налом У 22 на работу в двоично-десятичном коде. Результаты тетрадных умножений .в блоках 1 -1,„и суммирования в блоках 4,-4 „, полученные в данном такте, запоминаются соответственно в 20 буферных регистрах 2 -2 „„и 3,-3 а также регистрах 5,-5 „„, результата и триггерах 37 переноса (сигнал У 20).

По окончании выполнения данной микрокоманды на входе 10 устройства появ- 25 ляется значение третьей триады преобразуемого числа, Затем выполняются (n+3) микрокоманды, каждая из которых отличается от третьей только другим значением 30 адреса двоично-десятичного эквивалента. После выполнения m é микрокоманды в регистрах 6,-6 операнда запомина-. ется значение последнего m-ro пвоично-десятичного эквивалента, При выполнении (m+1)-й микрокоманды в блоках 4 -4 „ суммируется содержимое регистров 5 „-5 +, результата, триггеров 37 переноса блоков

4,-4,,и тетрадных произведений по- 40 следнего двоично-десятичного эквивалента на соответствующую преобразуемую триаду (управляющий сигнал У 22 настраивает блоки 11-1,и 4q-4 <+ на обработку двоично-десятичного кода). По окончании такта в регистрах

5,-5 „„,и триггерах 37 блоков 4,-4 суммирования запоминается окончатель-. ный результат в двухрядном коде (сигнал У 20).

На последних (m+2) -й и (в+3).-й микрокомандах двухрядный код приводится к однорядному точно также, как это депалось при выполнении операций умножения и преобразования в двоичный код, В конце выполнения (m+3)-й микрокоманды результат преобразования записывается в регистры

5,-5 „„, результата и в следующем такте может быть считан с выходов

1? и 18 устройства.

Формула и з о б р е т ения

Устройство для умножения, содер- жащее т блоков умножения (m=n/4, где п — разрядность операндов), m блоков суммирования, каждый из которых содержит первый и второй сумматоры, m регистров операнда и m+1 регистров результата, причем выход i-го регистра операнда (i=1,2,...,m) соединен соответственно с входом множимого

i-го блока умножения, вход множителя которого соединен с входом множителя устройства, выход К-ro регистра результата (К=1,2,...,m-1) соединен соответственно с входом первого слагаемого первого сумматора (К+1)-го блока суммирования, о т л и ч а ю — . щ е е с я тем, что, с целью повышения быстродействия и расширения функциональных возможностей за счет выполнения операции преобразования чисел из двоичной системы счисления в десятичную и обратно, в него введены две группы по ш буферных регистров, m коммутаторов, блок хранения смещенных эквивалентов, микропрограммный блок управления, (m+1)-й блок суммирования, причем каждый иэ m+1 блоков суммирования дополнительно содержит два корректирующих сумматора, триггер переноса и коммутатор переноса, первый информационный вход которого соединен с выходом переноса первого сумматора, входом переноса первого корректирующего сумматора и информационным входом триггера переноса, выход которого соединен с входом переноса второго сумматора, выход суммы которого соединен с информационным входом второго корректирующего сумматора, выход которого соединен с входом второго слагаемого первого сумматора, выход суммы которого соединен с информационным входом первого корректирующего сумматора, выход переноса второго сумматора соединен с . входом переноса второго корректирую-: щего сумматора и вторым информационным входом коммутатора переноса, управляющий вход которого соединен с первым выходом микропрограммного блока управления, второй выход которого соединен с управляющими входами m коммутаторов, первый информационный

1495785

14 вход i-ro коммутатора соединен с выходом соответствующих разрядов блока хранения смещенных эквивалентов, адресный вход которого соединен с тре5 тьим выходом микропрограммного блока управления, вход которого соединен с входом начального адреса устройства, входы соответствующих разрядов множимого которого соединены с вторы- 10 ми информационными входами m коммутаторов,выход i-го коммутатора соединен с информационным входом 1. — го регистра операнда, вход разрешения записи которого соединен с четвертым выходом микропрограммного блока управления, пятый выход которого соединен с входами выбора режима работы ш блоков умножения и входами разрешения коррекции первых и вторых корректирующих сумматоров (m+1) блоков суммирования, выходы старшей и младшей частей произведения i-ro блока умножейия соединены соответственно с ин-. формационными входами i-x буферных 25 регистров первой и второй групп, входы разрешения записи которых соединены с входами разрешения записи триггеров переноса тп+1 блоков суммирования, m+1 регистров результата и шес- б тым выходом микропрограммного блока управления, седьмой выход которого соединен с входами сброса триггеров переноса m+I блоков суммирования и m+1 регистров результата, информационный вход j-го регистра результата

\ (j=I 2,...,m+1) соединен соответственно с выходом первого корректирующего сумматора j --го блока суммирования, вход первого слагаемого второго сумматора i-го блока суммирования соединен соответственно с выходом

i-ro буферного регистра первой группы, выход i-ro буферного регистра второй группы соединен соответствейно с входом второго слагаемого второго сумматора (i+1)-го блока суммирования, вход второго слагаемого второго сумматора первого блока суммирования соединен с входом первой константы устройства, вход второй константы которого соединен с входом первого слагаемого второго сумматора (m+I)-го блока суммирования, вход переноса первого сумматора i-го блока суммирования соединен соответственно с выходом коммутатора переноса (i+1) †блока суммирования входы

9 первого слагаемого и переноса первого сумматора (m+I)-го блока суммирования соединены соответственно с выходом m-ro регистра результата и входом нулевого потенциала устройства, вход первого слагаемого первого сумматора первого блока суммирования соединен с входом коррекции устройства, выходы m регистров результата соединены с выходами старшей части результата устройства, выход младшей части результата которого соединен с выходом (m+I)-ro регистра результата.

1495785

Ю )

О

О

1 оо оо оо оо о ос ооо ооо ооо оооо оооо ооооооо

ООООО ооо-ООООО ооо-ооо о оооо

ООООО оо-оо

Ю о о о оооо ооооо-ОЮЮЮ »«

Ю

Ю! ооо оооо о

oo= оо оо о-о

--о ою-о оооо оооЮ Ю оо оо оо

Ю о о-о соо ооо-о о о оо-о оооо оо-о

Ю оо

Ю-OOO оо-юо оо--о

-ОООо--оо

-- — Юоа--о оо оЮ

О

Ю

-оо-о—

-о оо оо ооо-о

-оо!

I o о-о--Ю

-о о о оооо! o о о -à — — 1

1 (- 03 IU

c eg i åå Фей и °

О Ь О О O O О О О О О О О оо

1 г о-о1 оо-оооо

О О О ОО х L жю

5mxt ыо

3vgxge !

«0 Ю Ц - 5

) ООО ООО О о--ооооооооооо-о--ооо о-о-о-оо-оо о о-о-ю-о о о - -ю о - - о о— ---оооо--оооо---оо3оооооооо!

1495785

Таблн а

Эначение

7т-711

Эначения кодов на первых входах коммутаторов адреса двоичноное

7ф

7!1

2 3

7!о значение десятичного эк виваленвеса та

1 1

OIOO

OIOl OOI0

0010 0001 0110

0111 Ol!1 0010

0100 000! 1000

0010 0100

10001 !

00)0

1001 I

IOI01

10111

lIOOI

11010

23

2с

29

2 2 эю

2(в

221

214

217

0001

Ol lO

010 1

O I OO

0011

OOIO

OOI0

0001

0001

0001

OOOI

OllO

0011

0000

l OO l O l l O

0111 0110 1000

0010 0001 0100

lOOI Oil 1 OOOI

OIII OIII 01I!

OIOO 0010 0001

Oil! 0011 Oll!!

495785

1495785

Составитель Е,Мурзина

Редактор Ь. Бугренкова Техред А.Кравчук Корректор Hå Муска

Заказ 4267/46 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГЕНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101