Приемник м-ичных дискретных сигналов

Приемник м-ичных дискретных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике. Цель изобретения - повышение помехоустойчивости. Приемник содержит задающий г-р 1, блок управления 2, блоки памяти 3 и 4, перестраиваемый фильтр 5, амплитудный детектор 6, блок 7 выборки и хранения, регулируемый усилитель 8, инвертор 9, блок сравнения 10, пороговый блок 11, регистр 12 сдвига и решающий блок 13. Входной сигнал, состоящий из смеси полезного сигнала и помех, поступает в блок памяти 3, и после записи информация сдвигается в блок памяти 4, где формируются отсчеты сигнала, сжатого в М раз по времени по сравнению с входным сигналом. Полученные отсчеты обрабатываются в фильтре 5, детектируются по амплитуде, а затем с помощью блока 7 выборки и хранения, усилителя 8, инвертора 9 и блока сравнения 10 производится вычисление модуля суммы уровней поступивших сигналов. Далее этот сигнал поступает на пороговый блок 11, который при превышении или непревышении его порога формирует уровень логической "1" или "0". Этот бинарный сигнал записывается в регистр 12, а также поступает в решающий блок 13, который принимает решение о том, какой М-ичный символ передавался, либо решение об отсутствии полезного сигнала на входе приемника. Дана ил. выполнения блока управления 2. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1497746 А1 (51) 4 Н 04 В 1/10

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ВСЕСОЮЗНАЯ

ЙАТЕй7ИЭ - ГЕАяяЧЦ 11Ад ЬЛИО--;,А

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4333842/24-09 (22) 26. 11.87 (46) 30.07.89, Бюл. У 28 (7f) Всесоюзный заочный электротехнический институт связи (72) В.В, Шахгильдян и Н.Н. Абрамов (53) 621.394,6(088.8) (56) Авторское свидетельство СССР

У 687620, кп, Н 04 В 1/10, 1978. (54) ПРИЕМНИК М-ИЧНЫХ ДИСКРЕТНЫХ СИГНАЛОВ (57) Изобретение относится к радиотехнике. Цель изобретения — повышение помехоустойчивости, Приемник содержит задающий г-р 1, блок управления 2, блоки З,,и 4, перестраиваемый фильтр

5, амплитудный детектор 6, блок 7 выработки и хранения, регулируемый усилитель 8, инвертор 9, блок сравнения

10, пороговыйблок 11 регистр 12 сдвига и решающий блок 13. Входной сигнал, состоящий из смеси полезного .е сигнала и помех, поступает в блок памяти 3 и после записи w, формация сдвигается в блок памяти 4, где формируются отсчеты сигнала, сжатого в M раз по времени по сравнению с входным сигналом, Полученные отсчеты обрабатываются в фильтре 5, двтектируются по амплитуде, а затем с помощью блока 7 выборки и хранения, усилителя 8, инвертора 9 и блока сравнения 10 производится вычисление модуля суммы уровней поступивших сигналов. Далее этот сигнал поступает на пороговый блок ll, который при превышении или непревышении его порога формирует уровень логической "1" или "0". Этот бинарный сигнал записывается в регистр 12, а также поступает в решающий блок 13, который принимает решение о том, какой M-ичный символ передавался, либо решение об отсутствии полезного сигнала на входе приемника, 3 ил.

3 149774

Изобретение отно"ится к радиотехнике и может использоваться в цифP ровых системах передачи информации.

Цель изобретения — повышение поме5 хоустойчивости.

На фиг, 1 изображена структурная электрическая схема предложенного приемника; на фиг. 2 — схема блока управления; на фиг. 3 — временныедиаграммы, Приемник содержит задающий генератор l, блок 2 управления, первый 3 и второй 4 блоки памяти, перестраиваемый фильтр 5, амплитудный детек- 15 тор 6 блок 7 выборки и хранения, регулируемый усилитель 8, инвертор 9, блок 10 сравнения, пороговый блок 11, регистр 12 сдвига, решающий блок 13; блок 2 управления состоит иэ первого 29

14, второго 15, третьего 16 делителей частоты, постоянного запоминающего устройства 17, цифроаналогового преобразователя 18, дешифратора 18, элементов НЕ 20, 21, сумматора 22 по 25 модулю два, элемента И 23.

Приемник работает следующим образом.

На вход приемника поступает смесь полезного сигнала и помех. Полезный 30 сигнал в каждый момент времени представляет собой один из набора М дискретных ортогональных сигналов, с помощью которых передаются М-ичные символы (M>3). Каждый М-ичный символ передается на своей частоте f. (будем считать f,sf (..... f„;), а для его передачи необходима полоса частот, не превосходящая 2R,где К вЂ” техническая скорость передачи символов в бо- 4р дах. Поэтому полезный сигнал в 1елом,занимает полосу частот < F M(2R+F) где F — - ширина защитного частотного интервала. Задающий генератор 1 формирует импульсную последовательность, 45 тактирующую блок 4 и поступающую на вход блока 2, Входной сигнал приемника записывается в блок 3 с тактовой частотой Г, > 2М (2R+F) импульсной последовательности, поступающей с первого выхода блока 2. Запись осуществляется в течение длительности одного символа Т, начиная с момента начала этого символа (так как прием осуществляетя синхронно по тактовой частоте М-ичного сигнала, то моменты начала и окончания передачи символов считаем известными), По сигналу тактовой частоты f< =) /Т (фиг.3а), поступающему с второго выхода блока 2, информация, записанная в блок 3, сдвигается (мгновенно переписывается) 1 в блок 4, а в блок 3 начинается запись следующего сегмент входного сигнала, За время записи в первый блок 3 содержимое блока 4 неразрушающим способом считывается М раэ, Такое ускоренное считывание достигается тем, что тактовая частота считывания из блока 4 в М раз выше f> (коэффициент деления делителя 14 рао вен М). Управление считыванием осуществляется импульсами циклов считывания (фиг.3б), поступающими на управляющий вход блока 4 с пятого выхода блока 2. Таким образом, с выхода блока 4 на перестраиваемый фильтр поступают отсчеты сигнала, сжатого в

М раз по времени по сравнению с входным сигналом приемника, Перестраивае мый фильтр 5 представляет собой полосовой фильтр, у которого ширина полосы пропускания равна 2МК, а центральная частота амплитудно-частотной характеристики (АЧХ) перестраивается при поступлении импульса на управляющий вход фильтра, На управляющий вход фильтра поступают импульсы циклов считывания частоты f =Mf< (фиг.3б), поступающие с пятого выхода блока 2. Поэтому центральная частота АЧХ фильтра в начале каждого цикла считывания дискретно перестраивается с шагом Ьй=2К+Р, изменяясь от

Ф величины f в начале первого цикла считывания до величины f в начале последнего цикла (считаем, что при включении приемника центральная частота АЧХ фильтра равна Е ). Таким образом, после каждого переключения перестраиваемый фильтр 5 становится о поочередно согласованным с каждым иэ М сжатых во времени дискретных сигналов, Назовем j ì периодом анализа временной интервал длительности Т, в течение которого происходит М-кратное считывание некоторого j--го сегмента входного сигнала приемника из блока 4 (интервал t „„;l:M на фиг.3б).

Во время i-го цикла считывания (24д ф4) íà j îì периоде анализа (j=l, 2,...) результат, обработки содержимого блока 4 в перестфаиваемом фильт ре 5 детектируется в амплитудном детекторе 6, Сигнал с выхода амплитудного детектора 6 поступает на ин5 l4 формационный вход блока 7 и на второй вкод блока 10 ° 1Iри поступлении на управляющий вход блока 7 импульса с четвертого выхода блока 2 уровень входного сигнала блока 7 запоминается в этом блоке и хранится до момента поступления следующего импульса на управляющий вход, Так как на четвертом выходе блока 2 формируются импульсы (фиг.3в) в моменты времени

1 то есть задержанные на Т =1/f =Т/М о относительно начала периода анализа, то в блоке 7 запоминается уровень сигнала U на выходе амплитудного

1 детектора 6 в момент окончания первого цикла считывания, Решающий блок 8 представляет собой усилитель постоянного тока с коэффициентом усиления, изменяющимся линейно в соответствии с уровнем сигнала на его управляющем входе. Выходной сигнал решающего блока 8 (К „, U ), где К „. — коэффициент усиления на !

i-м цикле считывания, инвертируется в инверторе 10, Коэффициент усиления

Кц инвертора IO, представляющего собой инвертирующий усилитель, выбирается таким, чтобы скомпенсировать усиление с коэффициентом К „ сигнала

1 в решающем блоке 8 при нулейом напряжении на управляющем входе решающего блока 8, то есть К, К =1. Сигнал с выхода инвертора 9 поступает на первый вход блока 10, который производит вычисление модуля суммы уровней поступивших на его вход сигналов. Таким образом, в момент окончания цикла считывания на выходе блока,lO формируется сигнал у?= U; — Кр . U,.

Необходимость регулировки уровня сигнала на выходе блока 7 объясняется.следующим.

11усть на входе приемника действует импульсная помеха неизвестной интенсивности, но имеющая известный вид неравномерности спектра в полосе частот приемника ДF, причем ширина спектра помехи б 1 <> Д F. Тогда при отсутствии на входе приемника полезного сигнала получим, что уровни сигналов вызванных помехой, на различных циклах считывания отличны один от другого, причем степень отличия определяется видом неравномерности спектра помехи. Для компенсации действия неравномерности спектра помехи коэффициент усиления решающего блока 8 регулируется так, что íà i-м

97746

55 цикле, считывания он равен К < . =

U„, /U„, (регулировка производится пу1

1 тем подачи на управляющий выход решающего блока 8 специального аналогового сигнала с третьего выхода блока 2). Поэтому при отсутствии на входе приемника полезного сигнала и действии импульсной помехи уровень сигнала на выходе блока 10при любом будет нулевым у> =(11, -U . К . (=О.

n. и< P I;

При совместном воздействии импульсной помехи и по.резного сигнала с поднесущей частотой f (2cKc-Ì), то есть при йередаче символа К, имеем у >О.

Если же К=l> то на выходе блока 10 у! 0 при всех 2 ЫМ. Те же результа1 ты получаем при наличии на входе приемника полезного сигнала без помехи, Выходной сигнал блока 10 сравнивается с фиксированным порогом в пороговом блоке II. При превышении псрога на выходе порогового блока 11 формируется уровень логической !", при непревышении — уровень логического 0 . Пренебрегая малой неравномерностью АЧХ перестраинаемого фильтра 5 в полосе перестройки, порог н пороговом блоке II можно выбрать нулевым, то есть сигнал на его выходе в тактовые моменты окончания циклов считывания равен 1, y, >O, Этот бинарный сигнал записывается в регистр 12 с тактовой частотой импульсов, поступающих на тактовый вход регистра 12 с пятого выхода блока 2 (фиг.3б), Разрядность регистра 12 равна (М-2). В момент оконча- . ния ) -го периода анализа (момент времени t на фиг,3б) содер„-.имое -й ячейки регистра 12 равнс x =z, где 1<1 М-2, 2<ИМ-I, В этот хе момент времени на выходе порогового блока 11 имеем сигнал z". Сигналы

М с выходов всех ячеек регистра 12 подаются на сост""àтствующие первые (M-2) входы решающего блока 13, а сигнал с выхода порогового блока 11 на (М-1)-й вход решающего блока 13.

Решающий блок 13 стробируется поступающими на его тактовый вход импульсами с второго выхода блока 2 {фиг.3а) в моменты окончания периодов анализа;

В эти моменты времени в решающем блоке 13 принимается решение о том, какой М-ичный символ передавался, или

1497746 решение об отсутствии полезного сигнала на входе приемника, Решение об отсутствии полезного сигнала принимается в случае, если во всех разрядах регистра 12 записаны нули и на выходе порогового блока 11 z О, Алгоритм работы решающего блока 13 при приеме различных И-ичных символов показан в таблице для случая M=5 (U и — сигнал на выходе решающего блока 13, характеризующий принятое решение). ((1 Г Г

l

3 3 Э Ф

11р,х, х х 2 1! выл 15

l 1 1 1 1 1

2 1 0 0 0 2

3 0 1 0 0 3

4 0 0 1 0 4

5 0 0 0 1 5

Структурная схема возможной реализации блока 2 приведена на фиг.2, Частота поступающих на вход блока 2 25 импулвоов задающего генератора 1 последовательно делится на КА„,. 4 в дв(, . I f Е лителе 14; на КАе„-в. ) 2(- +2) ,Аею (TaK как f/2(2R+F)My а=17Ty=RM) 30 в АеаНТеае 151 На КА !1, в реаНТе ле 16 Кроме того, кодовый выход делителя 16 подключен к адресному входу постоянного запоминающего устройства (ПЗУ) !7 и к второму входу дешифратора 19, Постоянное запоминающее устройство 17 и цифроаналоговый преобразователь 18 (ЦАП) предназначены для формирования на третьем выходе 2 аналогового сигнала, управляющего pery- 40 лировкой решающего блока 8. Содержимою ПЗУ 17 определяется видом неравномерности спектра воздействующей на приемник импульсной помехи. Каждый такт частоты Е в течение периода 45 анализа кода на адресном входе ПЗУ 17 увеличивается на единицу и из ПЗУ 17 извлекается код, соответствующий требуемому на данном цикле считывакоэффициенту усиления решающе > 50

6лока 8, ЦАП 18 преобразует этот код в аналоговый сигнал, Так как характеристика управления решающего блока 8 предполагается линейной, то коэффициент усиления этого блока будет пропорционален уровню выходного сигнала ЦАП 18.

Дешифратор 19,. элемент HE 20, элемент НЕ 21, сумматор 22 и элемент

И 23 предназначены для формирования на четвертом выходе блока 2 коротких импульсов, запаздывающих на Т относительно начала периода анализа (фиг.3в). На выходе дешифратора 19 формируется сигнал логической "!" при поступлении на его вход любой ненулевой кодовой комбинации (такой дешифратор может быть реализован в виде многовходовой схемы ИЛИ). Блоки 20-23 служат для сокращения длительности сформированных на выходе дешифратора .19 положительАых импульсов до длительности, равной задержке сигнала в последовательно соединенных первом элементе НЕ 20 и втором элементе НЕ 21, Формула изобретения

11риемник M-ичных дискретных сигналов, содержащий амплитудный детектор, решающий блок и последовательно соединенные инвертор, блок сравнения и пороговый блок, о т л и ч а ю шийся тем, что, с целью повышения помехоустойчивости, введены задающий генератор, блок управления, первый и второй блоки памяти, перестраиваемый фильтр, блок выборки и хранения, регулируемый усилитель и регистр сдвига, причем выход задающего генератора подключен к тактовому входу второго блока памяти и к входу блока управления, первый выход которого подключен к тактовому входу первого блока памяти, информационный вход которого является входом приемника, второй выход блока управления подключен к тактовому входу решающего блока и к управляющему входу первого блока памяти, выход которого подключен к информационному входу второго блока памяти, третий выход блока управления соединен с,управляющим входом регулируемого усилителя, четвертый выход блока управления подключен к управляющему входу блока выборки и хранения, пятый выход блока управления подключен к тактовому входу регистра сдвига и к управляющим входам перестраиваемого фильтра и второго блока памяти, выход которого через перестраиваемый фильтр подключен к входу амплитудного детектора, выход которого подключен к второму входу блока сравнения и к информационному входу блока выборки и хра10

l497746 Ф 4 )Ф!

И-1

/1

М Ч

Составитель Н. Лазарева

Редактор А, Маковская Техред Л.Олийнык Корректор А. Коэориэ

Заказ 4458/56 Тирам 626 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, 3-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óêãîðoä, ул. Гагарина,101 кения, выход которого через регули» руемый усилитель подключен к входу инвертора,выход порогового блока

I подключен к одному из информационных входов решающего блока и к информационному входу регистра сдвига, выходы которого подключены к соответствующим информационным входам решающего блока.