1499373 - Устройство для формирования адресов процессора быстрого преобразования фурье

Устройство для формирования адресов процессора быстрого преобразования фурье

Иллюстрации

Показать все

Реферат

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных процессоров БПФ и других ортогональных преобразований. Цель изобретения - расширение области применения устройства за счет обеспечения возможности адресации действительной последовательности отсчетов длиной 2<SP POS="POST">J</SP>. С этой целью в устройство для формирования адресов процессора БПФ, содержащее блок управления, реверсивный счетчик, счетчик, регистр, N мультиплексоров данных, группу элементов И, узел постоянной памяти, введены блок модификации адреса, блок сравнения, первый и второй мультиплексоры. Введение новых блоков и связей позволило выполнять адресацию для вычисления БПФ выборки данных произвольной длины, кратной двум. 1 з.п.ф-лы, 4 ил., 4 табл.

СОЮЗ СОВЕТСНИХ.

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (!1) (5D 4 С 06 F 15 332

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

flPH ГКНТ СССР

1 (21) 4261750/24-24 (22) 15.06.87 (46) 07,08.89. Бюл, ¹ 29 (71) Минский радиотехнический институт (72) А.И. Шемаров, A.Í. Морозевич и В.А. Федосенко (53) 681.32(088.8) (56) Авторское свидетельство СССР

¹ 999062, кл. G 06 F 15/332, 1983, Авторское свидетельство СССР № 1174939, кл. G 06 F 15/332, 1984. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

АДРЕСОВ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к вычисли-, тельной технике и может быть использовано при построении специализироИзобретение относится к вычислительной технике и может быть использовано в составе процессора быстрого преобразования Фурье (БПФ) или быстрого преобразования в базисах ортогональных функций, используемых в. спектроанализаторах, генераторах широкополосного случайного процесса, синтезаторах речевых сигналов и т.д.

Бель изобретения вЂ” расширение области применения устройства путем обеспечения возможности адресации действительной последовательности отсчетов длиной 2 (q = 1, 2, ..., N), На фиг. 1 представлена функциональная схема устройства; на фиг.2функциональная схема блока модифика2 ванных процессоров БПФ и других ортогональных преобразований. Цель изобретения вЂ” расширение области применения устройства за счет обеспечения возможности -адресации действительной последовательности отсчетов длиной 21. С этой целью в устройство для формирования адресов процессора

БПФ, содержащее блок управления, реверсивный счетчик, счетчик, регистр, N мультиплексоров данных, группу элементов И, узел постоянной памяти, введены блок модификации адреса, блок сравнения, первый и второй мультиплексоры. Введение новых блоков и связей позволило выполнять адресацию для вычисления БПФ выборки данных произвольной длины, кратной двум.

1 з.п.ф-лы, 4 ил., 4 табл. ции адреса; на фиг. 3 вЂ” функциональная схема блока микропрограммного управления; на фиг. 4 вЂ” блок-схема алгоритма работы блока микропрограммного управления.

Устройство для формирования адресов процессора БПФ (фиг. 1) содержит блок, 1 микропрограммного управления, реверсивный счетчик 2, счетчик 3, группу элементов И 4, группу . мультиплексоров 5, регистр 6, блок

7 постоянной памяти. Устройство, кроме того, содержит блок 8 сравнения, блок 9 модификации адреса, первый 10 и второй 11 мультиплексоры.

Блок 9 модификации адреса (фиг. ° 2) содержит коммутатор 12, состоящий

3 149937 из групп элементов И 13 и элементов ИЛИ 14, сумматор 15 и дешифра- тор 16.

Блок 1 (фиг. 3) содержит счетчик

17 адреса, блок 18 памяти микропрограмм, регистр 19 микрокоманд, мультиплексор 20 признаков, первый элемент И 21, второй элемент И 22 и элемент И-НЕ 23. 10

Устройство работает следующим образом.

Длина выборки в двоичном коде за" дается на входе устройсТва "Длина выборки". На входе признака расположения данных в выборке "Расположение данных" задается признак прямой (М - 1) или двоично-инверсной (М = О) адресации. Например, обрабатывается выборка данных длиной 1024 отсчета. 2О

-При этом двоичный код О.„. 01010, целое двоичное N-разрядное число, равное

log<1024, поступает на адресные входы мультиплексора 10, На выходе последнего формируется признак (О или 1), если код числа на реверсивном счетчике 2 совпадает с кодом длины последовательности. Для рассматриваемого случая (N = 1024) номер выходавЂ” десять (одиннадцатый выход счетчи- ЗО ка 2 - нумерация идет от нуля. Появление единицы на выходе мультиплексора 10 сигнализирует об окончании вычислений по слою алгоритма БПФ.

По данному сигналу в блоке 1 на его 35 третьем выходе вырабатывается сигнал сброса реверсивного счетчика 2, а в счетчик 3, определяющий номер слоя, сигналом с шестого выхода блока 1 добавляется единица. При этом осу- . 40 ществляется переход к вычислениям по очередному слою, Для каждого слоя алгоритма БПФ каналы мультиплексоров 5 коммутиру- 45 ются, как приведено в табл. 1.

Каждьй мультиплексор 5 имеет два адресных входа А1 и АО. Если сформирован код А1 = О и АО О, то на выход коммутируется канал ХО, если

А1 О, а AO = 1, на выход коьмутируется канал Х1, если А1 1, а АО О, на выход коммутируется канал

Х2, если на А1 1 и АО 1, на выход 55 коммутируется канал ХЗ (фиг. 1}.

Для этого прошивка блока 7 памяти выглядит согласно табл. 2.

3 4

По окончании вычислений по основ ному алгоритму (для выборки 1024вЂ” десять слоев: О, 1, 2, ..., 9) устройство переходит на адресацию в специальный слой (для рассматриваемого примера слой 10). Наличие перехода в специальный слой сигнализируется блоком 8 сравнения, на вторую группу входов которого подается код номера текущего слоя со счетчика 3, а на первую - код "Длина выборки".

Окончание вычислений IIo специальному слою алгоритма БПФ определяется мультиплексором 11. Для данного муль" типлексора 11 информация на выходе смещена на один разряд.(фиг. 1) по отношению к мультиплексору 10, что соответствует характеру вычислений в специальном слое алгоритма БПФ.

При наличии сигнала логической еди ницы на пятом выходе блока 1 блок 7 постоянной памяти отключается и на его выходах появляются уровни логической единицы, На адресных входах

АО, А1 всех мультиплексоров 5 появляются уровни логической единицы.

Этим достигается коммутация на выход информации с информационных входов

ХЗ, подключенных к инверсным входам реверсивного счетчика 2. При наличии уровня логического нуля на пятом выходе блока 1 происходит формирование адресов аналогично нулевому слою апгоритма БПФ, так как блок 7 постоянной памяти включен и на его адресные входы поступает код 00... О.

Управление работой устройства осуществляется блоком 1, Счетчик 17 адреса с возможностью параллельного занесения информации работает как регистр адреса микрокоманды. Выходы

его подключены к входам блока 18 постоянной памяти, в котором записана микропрограмма работы всего устройства. Считанная из блока 18 постоянной памяти микрокоманда запоминается в регистре 19 микрокоманд. Выбор адреса следующей микрокоманды осуществляется путем добавления единицы к содержимому счетчика 17 адреса, либо путем условного или безусловного перехода к требуемому адресу занесения в счетчик адреса 17 парал лельного кода адреса перехода. Адрес перехода определяют разряды микрокоманды $0+5 в поле адресов перехода. Переход инициируется сигналом, 5 1499373 возникающим на выходе мультиплексора 20 признаков.

Сигнал на выходе мультиплексора

20 признаков появляется в том случае, если в поле признаков перехода

Q6, Q7 сформирован код, отличный от "11", а на адресных входах муль.= типлексора 20 признаков - код условия перехода ХО-ХЗ (табл. 3).

Разряды 1 8 и Q9 регистра 19 микрокоманд стробируются с помощью элементов 21 и 22 и являются соответственно первым и вторым выходами блока 1. Выходы разрядов Q10, ..., Q14 регистра 19 микрокоманд являются соответственно пятым, четвертым, третьим, шестым и седьмым выходами блока 1. Выход элемента -HE 23 является восьмым выходом блока 1.

Алгоритм работы устройства для формирования адресов представлен на граф-схеме алгоритма (фиг. 4), кодировка микрокоманд которого представлена в табл. 4. Ка фиг. 4 введены следующие обозначения:

"+ 1 СТ1" ("1" в столбце Q8 табл. 4) соответствует формированию импульса на первом выходе блока 1, подключенном к суммирующему входу реверсивного счетчика 2;

"-1 СТ1" ("1" в столбце Q9 табл.4) соответствует формированию импульса на втором выходе блока 1, подключенном к входу вычитания реверсивного счетчика 2;

"Сброс CT1" ("1" "в столбце Q12 табл. 4) соответствует формированию потенциального сигнала на третьем выходе блока 1, подключенному к выходу сброса реверсивного счетчика- 2;

"Зп. RG ("0" "1" в столбце

Qi1 табл. 4) соответствует формированию потенциального сигнала на четвертом выходе блока 1, подключенном к синхровходу регистра 6;

"tv" ("0 в столбце Q10 табл. 4) сиГнал, вырабатываемый только в специальном слое алгоритма БПФ, соответствует формированию потенциального сигнала на пятом выходе блока 11, подключенном к вторым входам ряда 4 элементов И;

"+1 СТ2" ("0" в столбце Q13 табл. 4) соответствует формированию потенциального сигнала на шестом выходе блока 1, подключенном к суммирующему входу счетчика 3;

ЧЕ. Выполняется циклический участок микропрограммы, содержащий микрокоманды с адресами 12-23. В данном участке. обрабатывается в арифметическом устройстве и-я пара операндов (в момент входа 1-я пара, адресованная микрокомандами с адресами 6-11), За время обработки п-й пары в арифметическом устройстве необходимо

Сброс C72" ("1" в столбце Q14 табл. 4) соответствует формированию потенциального сигнала на седьмом выходе блока 1, подключенном к вход, сброса счетчика 3, Алгоритм формирования адресов следующий.

I. Выполняются микрокоманды с адресами Ои 1 (десятичный эквивалент двоичного адреса). В этих микрокомандах осуществляется сброс счетчиков 2 и 3 (сигналы "Сброс СТ1" и

"Сброс СТ2"), чем устройство подготавливается к работе.

II. Выполняется микрокоманда с адресов 2. Формируется сигнал

"3n.RG", чем осуществляется запись в регистр 6 адреса первого операнда нулевой пары операндов (адрес 000...

00), III ° Выполняется микрокоманда с адресами 3-5. В которых формируются сигналы "+1 СТ1, а затем и "Зп RG" чем осуществляется запись в регистр

6 адреса второго операнда нулевой пары операндов (адрес 000 ... 01).

Далее эти операнды могут обрабатываться арифметическим устройством, причем операнды нулевой пары требуют тривиального умножения на единицу, поэтому для своей обработки требуют меньшего времени, чем операнды остальных пар. Это используется при входе в циклический участок алгоритма, когда время на обработку нулевой пары уменьшено до трех тактов.

ЕЧ. Вьптолняются микрокоманды с адресами 6-8 ° Они аналогичны микрокомандам 3-5. В результате их выполнения в регистр 6 заносится адрес первого операнда первой пары операндов (000 ... 010) °

V, Выполняются микрокоманды с адресами 9-11. Они также аналогичны микрокомандам с адресами 3-5. В результате их выполнения в регистр 6 заносится адрес второго операнда (000 ... 011).

1499373

40 адресовать (n-1) -ю пару, обработанную в арифметическом устройстве в предыдущем цикле (в момент входа в циклический участок 0-я пара) и

5 (и+1)-ю пару, которая будет обрабатываться в следующем цикле.

Микрокоманды с адресами 12-14 три раза выполняют микрооперацию

"-1 СТ1" и формируют микрооперацию 10

"Зп RG" в микрокоманде с адресом 14, чем осуществляется формирование адреса первого операйда (и-1)-й пары (на момент входа в циклический участок адреса 000 ... 00).

Микрокоманды с адресами 15-17 аналогичны микрокомандам с адресами

3-5 и осуществляют формирование адреса второго операнда (n-1)-й пары (на момент Входа В циклический учас 20 ток адрес 00 ... 001).

Микрокоманды с адресами 18-20 три раза выполняют микрооперацию

"+1 СТ1",и формируют микрооперацию

"Зп RG". в микрокоманде 20. 3ТНМ осу ществляется формирование адреса первого операнда (и+1)-й пары (на момент входа в циклический участок адрес 000 ... 0100), Микрокоманды с адресами 21-23 ° аналогичны микрокомандам с адресами

3-5 и осуществляют формирование адреса второго операнда (и+1)-й пары (на момент входа в циклический участок адрес 000 ... 0101).

Таким образом, при выполнении циклического участка происходит адресация (n-1)-й пары для записи в память, (n+1)-й пары для считывания иэ памяти и обработки в следующем цикле.

В микрокоманде с адресом 14 анализируется условие ХО. При попытке сформировать адрес для записи в память первого операнда (n-1)-й пары, не принадлежащего п. остранству адресов слоя алгоритма БПФ для данной выборки, условие ХО становится равным единице;

При этом происходит условный переход к выполнению микрокоманды с адресом

24. Если первый операнд (пара операндов) принадлежит пространству, то перехода не происходит и циклический участок повторяется снова.

VII. Выполняются микрокоманды с адресами 24 и 25. В них осуществляется формирование операций "Сброс

СТ1" и "+1 СТ2", Добавление единицы в счетчик 3 означает формирование следующего слоя алгоритма БПФ. В микрокоманде 25 анализируется условие

Х1, которое сигнализирует о переходе в специальный слой алгоритма БПФ.

Если нет перехода в специальный слой алгоритма БПФ, то устройство начинает обрабатывать следующий слой путем выполнения микрокоманды с адресом 2. При наличии перехода в специальный слой осуществляется переход к выполнению микрокоманды с адресом 26, т.е, вход в участок алгоритма, осуществляющий формирование адресов операндов специального слоя.

UIII. Выполняется микрокоманда с адресом 26, в которой формируются микроопераЦии "inv" и "3n RG", чем осуществляется формирование адреса первого операнда первой пары алгоритма операндов специального слоя (адрес 11 ... 11).

IX. Выполняются микрокоманды с адресами 27-29. Данные микрокоманды аналогичны микрокомандам с адресами

3 5. Сигнал "inv" не вырабатывается.

В результате выполнения этих микрокоманд осуществляется формирование адреса второго операнда первой пары специального слоя (адрес 0000 .. °

001). Первая пара поступает далее в арифметическое устройство для обработки.

Х. Выполняются микрокоманды с адресом 30-32. Вырабатывается микрооперация "inv" и "3n RG" в микрокоманде 32, Данные микрокоманды формируют адрес первого операнда второй пары специального слоя (адрес 111.. °

110) .

XI. Выполняются микрокоманды с адресами 33-35, Данные микрокоманды аналогичны микрокомандам с адресами

3-5. В результате выполнения этих микрокоманд осуществляется формирование адреса второго операнда второй пары специального слоя (000...010).

XII. Выполняется циклический участок микропрограммы с адресами

36-47. В данном участке обрабатывается в арифметическом устройстве и-я пара операндов (в момент входа в циклический участок вторая пара операндов), адресованная микрокомандами с адресами 30-35. За время обработ ки и-й пары операндов в арифметическом устройстве необходимо адресовать (n-i)-ю пару операндов, обработанную в арифметическом устройстве в преды1499373

20 дущем цикле (в момент входа в циклический участок 1-я пара) и (и+1)-ю пару, которая будет обрабатываться в следующем такте.

Микрокоманды с адресами 36-38 два

5 раза выполняют микрооперацию "-1 СТ1" и формируют микрооперацию "3и RG" в микрокоманде с адресом 38. Во всех трех микрокомандах сигналом inv" осуществляется формирование адреса первого операнда (и-1)-й пары (на момент входа в циклический участок адрес 111 ... 111).

Ирокоманды с дре 39-41ан 15 гичны микрокомандам с адресами 3-5 и осуществляют формирование адреса второго операнда (и-1)-й пары (на момент входа в циклический участок адрес 00 ... 001) °

Микрокоманды с адресами 42-44 аналогичны микрокомандам с адресами

3-5 при наличии сигнала "inv" Эти микрокоманды позволяют адресовать первый операнд (n+1)-й нары операндов (на момент входа в циклический участок алгоритма адрес 111 ... 101).

Микрокоманды с адресами 45-47 аналогичны микрокомандам с адресами

3-5. Этим осуществляется формирование 30 адреса второго операнда (и+1)-й пары (на момент входа в циклический участок адрес 00 .. ° 011).

Таким образом, при выполнении циклического участка происходит адресация (n-1)-й пары для записи в память

35 (n+1)-й пары считывания из памяти и обработки в следующем цикле.

В микрокоманде с адресом 38 анализируется условие Х2. Всли условие Х2 равно единице, то это означает, что все пары специального слоя обработаны и окончены все вычисления по специальному слою. Происходит переход к выполнению микрокоманды с адресом 45

48, т.е. "Конец". В противном случае циклический участок выполняется снова. Таким образом, на выхсдах группы мультиплексоров 5 формируются адреса для выполнения алгоритма БПФ и crieциального слоя алгоритма БПФ для

50 т ронзвольной выборки, Данные, адресуемые устройством, могут быть представлены как в прямом, так и в двоично-инверсном коде. Двоично-инверсный код предполагает перекоммутацию разрядов адреса в обратном порядке. Младший становится старшим и т.д.

В устрой-"тве использован блок 9 модификации адреса (фиг. 2). При формировании адресов в двоично-инверсном порядке дешифратор 16 включен (на управляющем входе уровень логического нуля). Дешифратор 16 дешифрует код Длина выборки" и выбирает в каждой группе только один двухвходовый элемент И из группы элементов И 13.

При формировании адресов в прямом порядке на управляющий вход дешифратора-,16 поступает уровень логической единицы и выходы его устанавливаются в состояние ноля, При этом включаются элементы И, которые обеспечивают формирование канала с прямым следованием разрядов адреса. С выходов груп.вЂ” пы элементов ИЛИ 14 код адреса поступает на сумматор 15, где суммируется с информацией на выходе устройства

"Смещение", и поступает на информационные входы регистров для записи его туда на время обращения к запоминающему устройству. Суммирование с кодом "Смещение", задаваемым извне, позволяет размещать произвольные выборки в памяти с любого адреса.

Формула из обре те ния

1. Устройство для формирования адресов процессора быстрого преобразования Фурье, содержащее блок микропрограммного управления, реверсивный счетчик, счетчик, группу элементов

И, группу из М (где N вЂ” разрядность адреса) мультиплексоров, регистр, блок.:постоянной памяти, каждый разряд входа адреса которого соединен с выходом соответствующего элемента

И группы, 1-й двухразрядный выход (j = 1,N) блока постоянной памяти подключен к адресным входам j-го мультиплексора группы, j-й инверсный выход реверсивного счетчика соединен с первым информационным входом .1-го мультиплексора группы, первый прямой выход реверсивного счетчика соединен с вторыми информационными входами N мультиплексоров группы и третьим информационным входом первого мультиплексора группы, К-й прямой выход (К = 2, N-1) реверсивного счетчика соединен с четвертым инфор" мационным входом (К-1)-ro и третьим входом К-го мультиплексоров группы, N-й прямой выход реверсивного счет12

1499373

10 l5

Таблица 1

О 1

ХО

ХО, Х0

ХО

Х0

ХО

Х0

ХО

Х0

Х1

ХО

Х1

Х2

Х1

Х2

0 ° Э

° ° °

ХО

° ° °

Х0

Х1

Х2

° е °

Х1

Х2

P Ф Ф

Х2

Х2 Х2

° ° Ф

° ° °

Х1 е е °

Х2 а ° ° 4 ° 4

Х2 Х2

Х2

Х2 чика соединен с третьим информационным входом N-ro мультиплексора группы, входы суммирования, вычитания и сброса реверсивного счетчика соединены соответственно с первым, вторым и третьим входами блока микропрограммного управления, четвертый выход которого соединен с тактовым входом регистра, а пятый вЂ” с первыми входами элементов И группы, вторые входы которой соединены с соответствующими выходами счетчика, шестой выход блока микропрограммного управления подключен.к входу чтения блока постоянной памяти, отличающее с я тем, что, с целью расширения области применения устройства путем обеспечения возможности адресации действительной последовательности отсчетов длиной 2„, в него дополнительно введены блок сравнения, блок модификации адреса, первый и второй мультиплексоры, j-е информационные входы которых соединены с соответствующим

j-и прямым выходом реверсивного счетчика, выходы первого, второго мультиплексоров и блока сравнения подключены соответственно к первому, Bòîðoìó и третьему входам логических условий блока микропрограммного управления, тактовый вход которого является тактовым входом устройства, пятый и шестой выходы блока микропрограммного управления соединены соответственно со счетным входом и входом сброса счетчика, выходы которого подключены к первой группе входов блока сравнения, адресные входы первого и второго мультиплексоров

2О

40 соединены с второй группой входов блока сравнения, первой группой управляющих входов блока модификации адреса и являются группой входов задания длины выборки устройства, вторая группа управляющих входов блока модификации адреса является группой входов кода смещения адреса устройства, а управляющий вход соединен с входом задания признака расположения данных устройства, выходы мультиплексоров группы подключены к группе информационных входов блока модификации адреса, выходы которого соединены с информационными входами регистра, выходы которого являются информационными выходами устройства.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок модификации адреса содержит коммутатор, сумматор и дешифратор, информационные входы которого являются второй группой управляющих входов блока, уп" равляющий вход которого является стробирующим входом дешифратора и соединен с первым управляющим входом коммутатора, информационные входы которого являются группой информационных входов блока, группа выходов коммутатора подключена к второй группе входов сумматора, первой группой входов которого является первая группа управляющих входов блока, выходы которых являются выходами сумматора, выходы дешифратора соединены с остальными управляющими входами коммутатоPG °

1499373

Таблица 2

Код АI АО мультиплексора 5 из ряда

Слой

2 ... j-I j .,.. N-I

° ° °

00 ... 00

01 ... 00

° ° °

° а °

10:

° ° 4

3-1

N-1

Таблица 3

07 Условие

0 ХО

1 ХI

О Х2

1 Х3

Комментарий

Я6

Анализируется выход мультиплексора 10

Анализируется выход блока 8

Анализируется выход мультиплексора 1!

Передается константа для организации безусловного перехода

Таблица 4

Данные

0 01 02 03 04 05 06 07 08 09 О!О 011 012 013 014

Адрес

А5 А4 АЗ А2 АI AO

9 0

1.1

0 а

0 О О О

О О О 1

О О 1 О

О О 1 1

О 1 О 0

О I О 1

О 1 1 О

О 1 1 1

1 О 0 О

1 0 О

1 О 1 О

1 О 1 1

1 О О

1 1 О 1

1 1 I О

1 1 1 1

О О О О

О О О 1

0 О 1 О

О О 1 1

0 1 О О

О 1 О

О 1 1 1

1 0 О О

1 О О 1

1 О 1 О

1 О 1 1

1 1 1 1 1 1

1 1 1 1 1

1 г

1 t 1 1 1 1

1 f 1 1 1 1

1 1 1 1 1

1 1 1 1 1 1

1 1 I 1 1 г

1 1 1 1 1 1

1 1 1 1 1

1 1 1 1 1 1

0 1 1 0 О О

1 1 1 1 1 1

1 1 1 I 1

1 1 1 1 1

1 1 1 1 1 1

1 1 1 1 1

1 1 1 1.1

1 1 1 1

1 1, 1 1 1 1

«о ! о о г

О О О О 1 0

1 1 1 1 1

О 1 О О

0 О О

О I f О

О 1 О О

О 1 1 О

О 1 О 0

О О О

О 1 1 0

О 1 О О

О 1 0 0

О 1 О 1

О О О I

О 1 1 О

0 1 0 О

0 1 О

О 1 О

О 1 1 0

О 1 0 0

1 1 О О

О 1 О О

О О О О

О О 1 0

1 О

О 1

1 0 0

1 1 О

1 О О

1 1 0

1 О О

1 1 О

О О

1 1 0

1 О 0

1 1 О

1 О

1 0 О

1 1 0

1 О О

1 1 О

1 О 0

1 О 1

1 О 0

1 О О

0 1 О

1 1

1 Ь

1 О

1 0

1 О

1 О 1

1 0

1 О

1. О

1 0

1 О

О О

1 О

1499373

Продолжение табл.4, Данные

03 04 05 06 07 08 09 010 011 012 013

Адрес

/и

А5 А4 АЗ А2 АI АО

ОО 01 02 014

О о

1 о

1 о о о о

О О 1

1 I О 1

1 1 О 1

I 1 1 1

О О О О

О О О

О О 1 О

О 1 1

О 1 О О

О 1 О

О 1 1 О

О 1 1 1

1 0 О О 1

О О 1

t 0 1 О

1 О 1.

1 I О О 1

1 1 О 1 1

I 1 1 О 1

1 1.1 1.

О О 0 0 1

1 1 1

1 1

I 1

1 1 1

1 I 1

1 1 1

1 О 0

1 1

1 1 I

1 1 1

I 1

1 I 1

I 1 1

О О

1 О О

1 1 О

1 1 0

1 1 О

I 0

1 1 О

1 1 0

1 О

1 1 0

О О

1 1 0

I 1 О

I 0

1 I О

I I О

1 1 О

1 О

1 1 О

О О 1

О 011

О О О

О 0 О

0 О О

О О О

О О 0

О 1 О

О О О

0 0 1

О О 1

О О О

О 1 О

0 О О

О 0 О

О 1 0

О 0 О

0 О 0

О 1 О

О О О

1 Î О

1 0 О

1 О

О О О

1 .1 О

1: .О

1, 1; О б 1 О

0 1 О

0 О О

1 1 О

1 О О

0 1 О

О 1 О

О 0 О

1 1 О

1 О

О О

О I О

0 1 О

О 0 О

1 О О

1 О

1 I

1 О

1 0

1 О

14993 73

gnu ды

Acre жж аан

1499373

Составитель Е. Румянцев

Техред Л.Сердюкова, Корректор С. Шекмар

Редактор B. Петраш

Заказ 4696/49 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, R-35, Раушская наб., д. 4/S

Производственно-издательский комбинат "Патент", r, Ужгород, ул. Гагарина, 101

Устройство для формирования адресов процессора быстрого преобразования фурье

Патент 1499373